This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
RT，我的控制芯片是FPGA，只有通道1工作，其他3个通道的PWDN置低，模式为高分辨，SPI，输出数据格式为fixed，TDM；***，CLKDIV置高。输出的DRDY是连续的周期信号，周期为20us,低电平大概为50~100ns。参考电压较稳定。
请问下大家，前提没有单端转差分模块，不论输入短接还是输入稳定直流电压，后12位都在跳动，这是为啥呢？
你好，
手册上有写出（37页）需要转成差分信号才能获得手册上的性能。另外ENOB=（SNR-1.76）/6.02得出ENOB利用ENOB可以估计无噪声分辨率，即可估计最后的跳动位数。另外跳码，噪声可以从各个环节引入，所以最好能参考我们的EVM布局以及选料。
差分模块我不清楚你需要的是怎样的模块，我认为THS4521在手册上的参考电路里画出，应该满足你的要求。如果不满足的话可以写出你需要的指标，我们在帮你看看。
前端的工作频率范围是5~2000HZ
THS4521带宽应该完全满足。
谢谢啦，我用tina-ti进行ths4521仿真。
