您好，

时钟信号是数字信号，数字电平输入参考IOVDD电压，IOVDD电压是3.3V的话，低电平电压至少要小于0.99V。看上述波形低电平电压是大于0.99V的，因此不能被DAC81402识别为低电平。

时钟信号是FPGA产生的是吗？时钟信号线是否走线比较长？中间是否经过了其他器件？您是否可以尝试断开与DAC81402的连接，悬空FPGA输出端，再次测量时钟波形是怎样的呢？

是FPGA产生的，信号走线和同步那些一样长，几厘米吧，经过了一个22Ω的电阻。断开之后，要好点，还是这样的。关键是DAC还能识别出波形，请问怎么回事。是PCB布局的问题吗。还是因为CLK接了上拉电阻的问题？同步那些都没有问题，就CLK不对

user4066886 说：

关键是DAC还能识别出波形，请问怎么回事。

如果DAC能够识别，那有可能是测量的问题，您用示波器同一个探头测量其他信号是没问题的吗？DAC能够识别，还可能是DAC能够识别的数字信号阈值范围比较大，而标出的0.3*IOVDD是所有IC都能够100%识别出来的范围。也就是说这个芯片能够识别不代表所有的芯片都能够识别。

user4066886 说：

还是因为CLK接了上拉电阻的问题？

也可能是上拉电阻的问题，您去掉上拉电阻，测试波形是否有所改善？

示波器同一个探头测量其他信号是没问题。明天换个示波器看看。

clk参考设计需要接上拉电阻吗？

还有

DAC81404有货，DAC81402RHBR没货很久了，请问能P2P替代吗。需要改程序吗

是否需要接上拉这要看SCLK的输出接口类型，如果是OC或OD输出接口是需要接上拉的，如果是push-pull接口，则不需要；

另外，输出低电平与输出接口的下管导通电阻有关，如果接口内部下管导通电阻比较大，流过一定的电流就会产生比较大的电压，使得输出低电平偏高。

SYNC信号频率比较低，而SCLK信号频率比较高，它们对PCB layout要求不一样。

您这边是否可以去掉SCLK的上拉电阻，再测试下其波形？

DAC81404是4通道的，而DAC81402是2通道的，我看它们封装是一致的，寄存器也是一致的，应该可以P2P兼容，但是需要您在一个板子上验证一下，我这边没有实际验证。