ADC12J2700: Line Rate和输出数据格式

rui dong

Prodigy 10 points

Part Number: ADC12J2700

你好。

我现在有两个问题：

配置条件：

Bypass Mode, No Decimation, DDR = 1, P54 = 0, LMF = 8,8,8。

DEVCLK+/-=2048MHz。FPGA是xilinx的xc7vx485tffg1158-2。

问题1：虽然手册说了BIT RATE=ADC CLOCK *2，即JESD204B的Line Rate=2.048*2=4.096Gbps，但是我还是不明白Line Rate是什么计算得到的？即详细的计算过程；

问题2：ADC12J2700在与xilinx的FPGA的JESD204B核相连后，FPGA端输出的数据格式是什么？因为我要解析出数据格式，以便下面的下变频用。

希望尽快得到答复。谢谢。

1 年多前

0 Katherine Wang 1 年多前

TI__Expert 8680 points

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0 Katherine Wang 1 年多前回复 Katherine Wang

TI__Expert 8680 points

关于问题1，请参阅附件。

ADC12J2700 bypass line rate.pptx

对于问题2，这应该是 12 位并行数据，对问题2并不是完全确定。如果这没有帮助，请咨询 Xilinx 以了解数据格式。

0 rui dong 1 年多前回复 Katherine Wang

Prodigy 10 points

你好。

1.对于问题1的计算，我还是有疑问。按照Line Rate计算公式。Line Rate=Fs * M * N' * 10/(8*L)=2048*8*2*10/(8*8)=5.12Gbps。是不是指一次采样率上升沿采样8bit数据，一次下降沿采样8bit数据，因此一个Fs采样周期采样数据总数是2048*8*2bits呢？M相当于ADC的通道数，Fs是采样率，如果只有一个通道数，即M=1，相当于一次采样周期数据总数是2048*1*2bit呢？谢谢。

2.对于问题2，你这个没有解决问题啊！我知道是12bit数据啊。但是它从FPGA输出的数据格式是什么排列的呢？因为我只有知道其输出数据格式，我才能解析出来的，不然我无法做下变频的。

0 Katherine Wang 1 年多前回复 rui dong

TI__Expert 8680 points

对于问题1，N是每个样本的总位数，即 16。如果 M = 1，您的等式现在是 2048*1*16*10/(8*8) = 5.12Gbps。

对于问题2，您需要咨询 Xilinx。他们的 JESD204B IP 内核决定了这一点。有关更多信息，请参见附件。

3125.Xilinx JESD204B IP.pdf ug774_jesd204_core_ip.pdf

0 rui dong 1 年多前回复 Katherine Wang

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你好。对于问题1.你看看手册的Table 11. Serial Link Parameters，它的N'=12，不是16。因为我们是bypass模式。而且我觉得你这个算法是错误的。按照

这个公式：Line Rate=Fs * M * N' * 10/(8*L)。在M=1的情况下，你已经跟你发给我的第一个PDF计算的M=8情况速率一致了。所以明显是错误的。因为我们要统一步调。Fs=2048MHz，M=8，L=8，N'呢？还有ADC12J2700能不能用这个公式Line Rate=Fs * M * N' * 10/(8*L)计算Line Rate？