我使用6片ADS1271组成菊花链，使用FPGA SPI模式，最后一片DIN接地，第一片的DOUT作为数据输出，MODE、FORMAT接低，SYNC/PDWN接高电平，fpga通过第一片的DRDY判断数据是否开始转换，其他芯片DRDY不接。现在上电后虽然6片都有数据输出，但是我把第一片差分负端接地，正端接一固定电压（0-2.5v之间）时，第一路输出中间偶尔会出现一个大数，能看出完全不是正常数据。用示波器测量CLK为25M左右，但是第一片DRDY周期大概是50K左右。
请问1，这个DRDY是第一片的数据转换完就产生低电平还是6片都转换完产生一次？如果是6片数据都转换完产生一次，那频率怎么才50K左右，相当于一片的转换速度？如果是一片转换完产生一次，那后面5片是否转换完我怎么检测？
2，多片菊花链链接是不是必须上电同步才行？不同步可能会出现数据突然跳出大数的情况？
