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在ADS7864手册最后的图32中，在t1,t3和t4时刻，也就是BUSY信号下降沿，通道A、B、C的数据存入相应寄存器中。但是在前面的BUSY脚说明中，开始新的转换时，BUSY信号变为低电平，转换进行期间一直是低电平，数据锁存到寄存器后再升高。这表示BUSY信号的上升沿时，数据存入寄存器中了。这两者是不是有矛盾呢？我用BUSY接DSP的外部中断来读取采样数据，应该是采样上升沿触发外部中断还是下降沿？
好象是有的矛盾了.
我觉得是不是这样理解, 正 t1 时刻, 控制单元已经把寄存器的空间 R0, R1 分配给通道 A0, A1. 当然我想数据要在转换完成后才有真实的值.
楼上的回答没有解决我的问题。手册上说了，在t1时，通道A0和A1的新数据存入寄存器0和寄存器1中。
图32中是FIFO 模式时候的操作时序
不是吧，图32的名称写的是FIFO寄存器的功能框图，而不是FIFO模式。在前面的BUSY脚说明中，开始新的转换时，BUSY信号变为低电平，转换进行期间一直是低电平，数据锁存到寄存器后再升高。这个BUSY脚说明说的是所有的情况，没有模式的区别。
