ADC12DJ5200RF: 从ADC12DJ3200转到ADC12DJ5200遇到的问题：

linwei hu

Prodigy 30 points

Part Number: ADC12DJ5200RF
Other Parts Discussed in Thread: ADC12DJ3200

您好，我们前段时间调试ADC12DJ3200已经调试完成，现在开始调试ADC12DJ5200芯片，其余的配套芯片、电路完全一致，

首先，我们使用单通道10G采样，设置如下：

ADC12DJ5200使用JMODE1模式，K=4.

JESD_CORE_CLK=250MHZ

refclk=250MHZ

ADC_SYSREF_CLK = FPGA_SYSREF_CLK=31.25MHZ

使用Transport Layer test mode，发现收到的数据点会出现周期性错误，如图是ILA截取的数据，红色标记点是出错的数据点。

接着，我们尝试9.8G采样，设置如下：

ADC12DJ5200使用JMODE1模式，K=4.

JESD_CORE_CLK=245MHZ

refclk=245MHZ

ADC_SYSREF_CLK = FPGA_SYSREF_CLK=30.625MHZ

使用Transport Layer test mode，同样发现收到的数据点会出现周期性错误，但是出错点和10G采样的时候不同，如图是ILA截取的数据，红色标记点是出错的数据点。

接着我们使用8G采样，设置如下：

ADC12DJ5200使用JMODE1模式，K=4.

JESD_CORE_CLK=200MHZ

refclk=200MHZ

ADC_SYSREF_CLK = FPGA_SYSREF_CLK=25MHZ

该模式下运行正常，

请问可能是什么原因？

9 个月前

0 Amy Luo 9 个月前

TI__Guru**** 185470 points

您好，

随着采样率降低运行正常，有可能是信号完整性引起的问题，建议您做下这方面的检查。

0 linwei hu 9 个月前回复 Amy Luo

Prodigy 30 points

您好，请问检查的方式是什么？我们使用的是测试模式，似乎应该没有信号完整性的问题。

非常感谢

0 Amy Luo 9 个月前回复 linwei hu

TI__Guru**** 185470 points

看下下面链接中帖子的回复是否对您有帮助：

1、Migrating from ADC12DJ3200 to the ADC12DJ5200RF

2、Upgrading the hardware from ADC12DJ3200 to ADC12DJ5200

0 linwei hu 9 个月前回复 Amy Luo

Prodigy 30 points

您好，我们按照2篇帖子中的内容进行了验证，仍然无法解决，目前仍然无法解决问题，请问还有其他方法吗？非常感谢您。

0 linwei hu 9 个月前回复 Amy Luo

Prodigy 30 points

您好，我们按照2篇帖子中的内容进行了验证，仍然无法解决，目前仍然无法解决问题，请问还有其他方法吗？非常感谢您。

这是我们的ADC配置，该配置在8GSPS采样率下是可以正常运行的。

0:dout<=24'h0000B0; ///***///进行软复位之后延迟100ms

//时钟50MHz 20ns * 5000 = 100 ms
4999: dout<=24'h002B15;
5000: dout<=24'h02A230;

5001: dout<=24'h020000; ///***///清除 JESD_EN (始终在 CAL_EN 之前)
5002: dout<=24'h006100; ///***///清除 CAL_EN (始终位于 JESD_EN 之后)

5003:dout<=24'h020101;//jmode
5004:dout<=24'h020203;//km
5005:dout<=24'h020301; //设置为非JSYNC_N模式
5006:dout<=24'h020400; //00 01 Scrambler disabled
5007:dout<=24'h020505; //设置JTEST

5008:dout<=24'h0030FF; //设置A通道的量程
5009:dout<=24'h0031FF;
5010:dout<=24'h0032FF;//设置B通道的量程
5011:dout<=24'h0033FF;

5012:dout<=24'h002920;
5013:dout<=24'h002960;

5014:dout<=24'h002970; ////// 将串行器预加重设置为3 第三步:0111_0000 将此位设置为放大SYSREF 滤波状态（影响SYSREF_POS）
5015:dout<=24'h002965; //第四步:设置要使用的SYSREF的延迟，根据SYSREF_POS返回的结果进行设置。将该字段设置为0以使用SYSREF校准。

5021:dout<=24'h006201; //校准配置第0号寄存器其实可以不用设置，使用默认配置就行，默认不使能背景偏置校准 , 默认使用foreground校准

5137:dout<=24'h02C11F; //Alarm Status Register
5138:dout<=24'h02C200; //Alarm Mask Register

5139: dout<=24'h006101; ///***///设置 CAL_EN (始终在 JESD_EN 之前)
5140: dout<=24'h020001; ///***///设置 JESD_EN (始终在 CAL_EN 之后)

5142: dout<=24'h006C00; ///***///将 CAL_SOFT_TRIG 设置为低电平以复位校准状态机
5143: dout<=24'h006C01;

0 Amy Luo 9 个月前回复 linwei hu

TI__Guru**** 185470 points

我已将这个问题询问了更了解这款芯片的TI资深工程师，得到回复后，我会立即回复给您。

0 linwei hu 9 个月前回复 Amy Luo

Prodigy 30 points

好的，非常感谢您。

0 Amy Luo 9 个月前回复 linwei hu

TI__Guru**** 185470 points

向您确认下：出现上述问题时，您是使用的EVM和TI的data capture板还是使用的自己设计的板子？

0 linwei hu 9 个月前回复 Amy Luo

Prodigy 30 points

使用的是自己设计的板子，3200与5200芯片都是使用的是同样的配套。非常感谢

0 Amy Luo 9 个月前回复 linwei hu

TI__Guru**** 185470 points

您的意思是3200与5200设计完全相同，仅在原来板子上用5200替换了3200是吗？

0 linwei hu 9 个月前回复 Amy Luo

Prodigy 30 points

是的，而且5200板子8G采样已经调试通过，10G采样遇到了上述问题。

0 Amy Luo 9 个月前回复 linwei hu

TI__Guru**** 185470 points

我咨询的工程师也分析说是信号完整性的问题。您可以在ADC侧实施serdes的预加重设置。

通过用0x01或0x02、0x03等值编程寄存器地址0x48，查看问题是否消失。

在FPGA方面，您可以使用均衡设置，看看它是否有助于解决这个问题。

To me this looks like signal integrity issue. The customer can play with Pre-emphasis setting on the ADC side for serdes.

By programming the register address 0x48 with value of 0x01 or 0x02,0x03 and so on and see if the issue goes away.

On the FPGA side they can play with equalization setting and see if it helps with the issue.

0 linwei hu 9 个月前回复 Amy Luo

Prodigy 30 points

您好，按照您的建议我们修改了代码，目前在测试模式5的情况下，运行正常，如图：

但是如果将ADC设置为正常采样模式，会出现SYNC信号时不时拉低的情况，如图，请问怎么解决？非常感谢

0 Amy Luo 9 个月前回复 linwei hu

TI__Guru**** 185470 points

我已经向资深的工程师反馈了此问题，得到回复后我会在这里反馈给您

0 linwei hu 9 个月前回复 Amy Luo

Prodigy 30 points

好的，非常感谢您

0 Amy Luo 9 个月前回复 linwei hu

TI__Guru**** 185470 points

得到的回复：

如果通过更改预加重设置解决了问题，则确认是信号完整性问题。FPGA上的均衡设置是否也进行了调整？

如果没有，我建议在FPGA上对所有选项进行扫频预加重设置与均衡，并查看哪些设置有效。

如果你在ADC和FPGA方面没有得到稳定的设置。否则另一种选择是在考虑信号完整性的情况下重新制作电路板。

If the problem was solved when by changing the pre-emphasis settings it confirms signal integrity issue. Was equalization setting on the FPGA also adjusted?

If not i would suggest sweep pre-emphasis setting vs equalization on the FPGA for all the option and see which settings works.

if you don't get a stable setting on the ADC and FPGA side. Otherwise the other option would be to re do the board with signal integrity in mind.

0 linwei hu 9 个月前回复 Amy Luo

Prodigy 30 points

您好，请问FPGA上的均衡设置是怎么设置的呢？能举例说明吗？非常感谢。

0 Amy Luo 9 个月前回复 linwei hu

TI__Guru**** 185470 points

TI 应该没有FPGA，您具体是使用的哪款FPGA？我们对非TI的产品不做支持

0 linwei hu 9 个月前回复 Amy Luo

Prodigy 30 points

您好，我们目前使用的是XILINX 公司的7K480T 系列FPGA ，目前我们使用10G采样，对50MHZ正弦时钟进行采样，得到的波形如下，请问可能是哪里的问题？非常感谢您的耐心解答。

0 linwei hu 9 个月前回复 linwei hu

Prodigy 30 points

并且是每隔160个点丢失采样，

0 linwei hu 9 个月前回复 linwei hu

Prodigy 30 points

ADC中的2个子ADC输出的采样数据均存在160个点为周期，存在数据突变的情况，

并且2个子ADC同一时刻的采样数据相差巨大，无法进行数据交叉整合

0 Amy Luo 9 个月前回复 linwei hu

TI__Guru**** 185470 points

我已经将上述问题反馈给资深工程师，得到回复后我会在这里反馈给您

0 linwei hu 9 个月前回复 Amy Luo

Prodigy 30 points

好的，非常感谢您

0 linwei hu 9 个月前回复 Amy Luo

Prodigy 30 points

您好，这是我们对三角波的一个采样，从细节来看，仍然是固定的160个点的周期，会有断裂，如下图：

非常感谢您的耐心解答

0 Amy Luo 9 个月前回复 linwei hu

TI__Guru**** 185470 points

我还没得到工程师的回复。

看显示波形不是三角波，这是三角波的一部分是吗？

linwei hu 说：
从细节来看，仍然是固定的160个点的周期，会有断裂

您的意思是每采样160个点后会有断裂？

0 linwei hu 9 个月前回复 Amy Luo

Prodigy 30 points

对的，这是三角波的一部分，每采样160个点会有断裂，不知道是什么原因。

0 Amy Luo 9 个月前回复 linwei hu

TI__Guru**** 185470 points

我还没得到工程师的回复。我已将这个现象提交给英文论坛工程师。英文论坛7月26日~27日进行维护，可能晚几天收到回复

0 linwei hu 9 个月前回复 Amy Luo

Prodigy 30 points

好的，非常感谢您的耐心解答

0 Amy Luo 9 个月前回复 linwei hu

TI__Guru**** 185470 points

该模式显示周期性重复的跳跃。基于这一现象，我们可以消除信号完整性理论。从最新的三角波模式来看，问题似乎在传输层。（如何从JESD信道收集样本并进行通道化）。您可以尝试传输层测试模式，并检查传输层的输出模式是否如预期？

The pattern is displaying jumps which getting repeated periodically. Based on this phenomenal we can eliminate the signal integrity theory. Looking at the latest pattern of triangle wave, The issue seems to be in transport layer.( How samples are collected from JESD lanes and channelized). Can you ask customer to try the transport layer test pattern and check if the output pattern from transport layer is as expected.