ADC3683EVM: ADC3683EVM 在XILINX FPGA 开发板上，在ADC35XX GUI设定不同Test Pattern值，ADC反馈的DCLK频率是动态变化的？

您好，

异常状态下，我看您上面截图输入的采样时钟占空比不是40% ~ 60%，这不符合datasheet 规格，我想应该是这个原因造成的：

重新上传了异常图片 sample占空比50%的，反馈DCLK也是异常

? ? 说：

在ADC35XX GUI设定不同Test Pattern值，ADC反馈的DCLK频率是动态变化的？

您的意思是在一个特定的Test Pattern 模式下，输入采样时钟、DCLKIN时钟不变，同时设置不变，ADC输出的DCLK 频率是变化的吗？在 4.5*sample_clk  和 6*sample_clk 之间来回变化？

在输入采样时钟、DCLKIN时钟不变，同时设置不变。Test Pattern 模式下设定不同Test Pattern值 ADC反馈的DCLK 频率是变化的

输入采样时钟不变，DCLKIN时钟不变，同时设置不变，DCLK 不应该改变。具体您是怎样设置的，可以附上截图吗？