如何保证多片AD1278的通道之间相位一致性？

从手册看, SYNC_N受CLK 信号控制, 在上升沿采样. 那么 200nS 的延时, 会产生 5~6个时钟的误差

现在对数据的分析显示：误差约有40us（差2个采样点），ps：上个帖子是120us，管脚设置给错了；

问题是FPGA的PLL输出的采样时钟会有这么大的影响吗？

1. 是怎么确定相位差的。有考虑噪声对采样数值的影响么，这个ADC实际无噪声位是17bit。建议多个周期平均确定是不是确实有40us误差

2. 用同一个CLK来驱动ADC看一下。

测试发现两个不同的板子之间的相位差，还会发生移动，呈逐步变大的趋势

1、这个ADC的前端采用64倍的放大输入，信噪比足够大

2、同一个CLK来驱动ADC，没有问题，两个片子的两个通道之间的相位差很小；

3、我现在是两块板子的ADC，采用的CLK是不同的晶振，频率都是30MHz通过FPGA的PLL转为25.6MHz

4、新发现的问题，两块板子之间的ADC的相位差还会随时间变化？导致我的疑惑的是这样想延时补偿都没有办法？

5、对这个ADC而言，我个人理解主要的控制信号是SYNC_N、CLK、FSYNC、PWDN_N；我FPGA程序启动的顺序为：PWDN_N->CLK->FSYNC\SYNC_N