我使用了8位并口方式，在硬件模式下，6通道同时采集，但在读数据时只能读出A组通道数据，其余B、C组数据不能读出，按照资料读数时CS拉低，RD拉低读取12次，不知道是什么问题
由于我用的Altera 的FPGA控制，因此又利用了SigalTap II 下载了.sof文件发现数据正常；但是换成.jic下载文件发现数据异常，只能出现A组通道数据，B、C通道数据重复了A组通道数据
我使用了8位并口方式，在硬件模式下，6通道同时采集，但在读数据时只能读出A组通道数据，其余B、C组数据不能读出，按照资料读数时CS拉低，RD拉低读取12次，不知道是什么问题
由于我用的Altera 的FPGA控制，因此又利用了SigalTap II 下载了.sof文件发现数据正常；但是换成.jic下载文件发现数据异常，只能出现A组通道数据，B、C通道数据重复了A组通道数据
