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请教TFP401A-EP芯片的第99脚设置问题和输出时钟幅度低问题。

Other Parts Discussed in Thread: TFP401, TFP401A-EP, TFP401A

请教各位专家,我在使用TFP401 A EP芯片解码后进FPGA,再通过FPGA和LVDS编码芯片输出图形。

TFP401A-EP手册中对99脚描述如下。

RSVD  99  DI  Reserved. Must be tied high for normal operation.

当我把99脚通过4.7K电阻上拉,板卡反而没有图形输出(TFP401A-EP解码后到FPGA,FPGA再通过LVDS编码输出图形,此时看到LVDS无图形输出)。

将99脚通过1K电阻下拉时,此时确能正常工作(LVDS能输出DVI的图形)。这样把99脚下拉的话,就与手册中描述的要求不相符。请教各位专家这是为什么?99脚如下下拉配置,对芯片工作其它方面是否还有影响?

另外请教一个问题,发现TFP401A-EP的的ODCK时钟管脚信号,通过10欧电阻直接与FPGA的IO相联,示波器测量TFP401A-EP的ODCK直接输出端的幅度最高才1.4V,有时幅度才1.2V。想问下这个幅度为何这么低,与哪些因素相关,要如何解决TFP401A-EP的ODCK幅度低的问题?