ADC3663EVM: FCLK偶尔出现错误

在使用ADC3663EVM + DC155C EVM的组合时，使用FPGA驱动ADC，使用2-wire的LVDS输出时，发现有时候FCLK的低电平时间是3个DCLK的周期，而不是4个，如下图r_fclk_r1的红框处

这时候会导致读数错误，大多数情况下FCLK是占空比为50%的方波，周期为8*Tdclk，使用示波器观察过FCLK在ADC引脚上的输出波形，确实和FPGA的ILA抓取现象一直。这个可能的原因有哪些呢