LPMS92066PWPR输出波形存在下拉较慢的情况
您好
已经收到了您的案例，调查需要些时间，感谢您的耐心等待
您好，
是从FETDRV引脚还是DAC引脚进行测试？ 它看起来像一个电容放电图。 降低FETDRV引脚上的电容负载将有助于提高接通和关闭性能。
感谢回复，这个波形是从FETDRV0抓取的，如图是电路设计，这个引脚的电容现在是10000pf，是否有建议更改的电容值呢？
10000pf是否在合理范围？？谢谢支持，盼复！
将此容量降低到100pF或10pF将使地面摆动多路器更短。 因此，较低的容量将减少振荡，因此您需要找出速度和可靠性的首选组合。 与电容器串联添加一个小的(~100OM)电阻器也有助于提高容量。
