AFE0256: afe5818 test mode

您好，

已经收到了您的案例，调查需要些时间，感谢您的耐心等待。

您好！

很抱歉耽误你的时间。 该帖子被错过了。 通过更改图形模式、不应该更改帧时钟。 我希望他们使用以下建议进行编程。 您能确认吗？

"设置 SEL_PRBS_PAT_GBL = 1。 使用 PAT_MODES[2：0]选择自定义或斜坡模式。 使用 PRBS_EN 启用 PRBS 模式。 使用 PRBS_MODE 选择所需的 PRBS 模式。 使用 PRBS_SYNC 复位 PRBS 发生器。"

haihang gu 说：

还有一个问题是，目前我们只需要一个通道进行数据传输，需要配置LVDS同步的时钟吗？

您是指 DCLK？ 在大于800~900m 的高速下、我们建议使用 DCLK 对数据进行反序列化。 这会更好。 如果速度较低、它们应该在 FPGA 中使用自己的 PLL 具有 DCLK 生成、但必须相对于 AFE 时钟进行锁定。

如果它们的板上有多个 AFE、则需要 TX_TRIG 才能同步多个 AFE。