您好！我有一个问题需要寻求帮助。
我们的一款产品使用了ADS8168这款芯片，需要比较高的采样率，具体位：8个通道，每个通道110SPS的采样率。SPI的主控芯片是FPGA，用的是SPI-00模式，因为我们的设计是在2024年的上半年，所以我们参照这款芯片的Revision C (November 2019)芯片手册进行设计，SPI的时钟频率达到了62.5MHz。由于是主控端是FPGA，我们根据产品的电路板特性做了SPI接口的input/output约束，完成后我们完成了一些测试，均没发现有问题。
现在的问题是，芯片手册有更新：Revision D (June 2024)，其中SPI接口的时钟频率发生了变化（非源同步接口），最高从70MHz变成了50MHz，这样我们的设计就违背了最新的芯片手册，我们考虑过通过降低采样率的方法，所做更改的工作量巨大，所有现在来求助：
1.SPI接口从70MHz降低到50MHz的更新的原因是ADS8168这款芯片在高于50MHz时存在缺陷吗？还是考虑到一般以MCU为主控芯片的设计兼容性而做的调整？
2.用FPGA作为主控芯片，将接口时序配置正确，能否沿用原来的设计，即依然保持62.5MHz的SPI CLK频率，产品能稳定运行且无风险？
非常感谢您的支持和帮助！
