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【求助】CDCE62002输出时钟频率偏差

Xuelian Ji1
Prodigy 90 points
Other Parts Discussed in Thread: CDCE62002

目前在使用CDCE62002来产生差分时钟，利用FPGA通过SPI接口进行配置，首先通过CDCE62002 EVM软件生成相应的寄存器值，利用SPI接口将值配置到RAM中，读回的值与写入的值一致，而且pll_lock信号始终都为高。但是out输出的频率与实际配置的频率有很大偏差，如，软件设置输出为60MHz，实际输出就为109MHz；软件设置为50MHz，实际输出就为91MHz，软件设置为100MHz，实际输出就为180MHz……

输入选择AUX_IN (10MHz)，输出都为LVPECL类型。

不知道是什么原因，请高人指点，谢谢！