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请假专家，我设计的电路里面，DP83640在上电期间RESET_N脚没有拉低，上电完成100ms后RESET_N脚会有7us以上的低电平脉冲，请问这样的设计合理么？会不会带来DP83640工作不稳定问题？
DP83640 datasheet中 12.1 节指出，RESET_N管脚上只要出现大于1uS的低电平，内部所有寄存器都恢复默认值，外围的管脚配置也会重新所存更新。 但这时X1 CLOCK必须出现且稳定。
