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设计中有用到CDCLVC1310，将其PRI_INP接到LVCMOS_33时钟，看到测试条件是PRI_INP上下拉到VDD与GND（戴维南端接），并且PRI_INN通过分压电阻连接到VDD。
请问这样的链接方式是必须的吗，可否只将LVCMOS_33时钟接到PRI_INP而不采用戴维南端接，并且将PRI_INN悬空，这样可以吗
EVM板中也是这样接的，建议是按照datasheet中的方法接。
单端接的话，PRI_INN可以悬空，因为内部电路已经偏置到1/2VCC。
