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在使用CDCLVP1102的过程中，发现CDCLVP1102的DC耦合方式给PCIE设备提供时钟信号，发现DC电平 比较高，相对于芯片组发出始终信号，可以通过什么方法来调整DC偏置？是否有PCIE时钟的参考设计？
看一下这个芯片吧
LMK00334
Four-Output PCIe/Gen1/Gen2/Gen3/Gen4 Clock Buffer and Level Translator
您的意思是CDCLVP1102的输出共模电压和接收端PCIE IO共模电压不同，CDCLVP1102输出的是LVPECL电平，如果和接收端共模电压不一致的话，建议AC耦合。
已经 参考 “IDT_LVPECL-to-HCSL_APN_20130507”这个文章的建议，使用AC耦合+ 端接电阻[电容前端]+偏置分压 电阻 [电容后端]， 解决这个问题了
