1、设计电路如图，应该是属于LVPECL（确认驱动器输出为LVPECL） to LVDS的匹配吧。如果确认匹配没错，那么驱动器输出端，DSP接收端有什么具体的信号质量的要求呢？特别是DSP的接收端如何判断满足输入规格要求呢？
2、DSP端的信号要求是：
All differential clock inputs comply with the LVDS Electrical Specification, IEEE 1596.3-1996 and all SERDES I/Os comply with the XAUI Electrical Specification, IEEE
802.3ae-2002.
——摆幅要求多少（是否可以超过350mV，最大最小多少呢？），共模电压要求多少（比如标准值，最大，最小等等），对差分信号、单端信号的电平，判决有什么样的具体要求。
——目前聚焦这几个信号，CORECLKP /N,DDRCLKP /N，PCIECLKP /N
3、我在DSP模块也有求助，他们建议到接口/时钟模块咨询，感谢支持。
4、驱动器的单体差异，顺便帮我看看附图的2个波形是否都满足LVDS（DSP）的要求？（见附图的2个波形，摆幅有差异）
5、这几个文档我都没有找到具体的电平、判决、摆幅方面的详细要求，因此请帮忙确认下。
sprabi2c[keystone hardware design guide]
sprabi4[Clocking design guide for keystone device]
tms320tci6608