参考CDCM7005 EVM（QFN）开发板设计的CDCM7005RGZ模块电路，但没有实现 Passive Loop Filter，没有用VCXO，用普通XO代替，实际上电测试，在未配置寄存器的条件下，芯片22脚：STATUS_VCXO输出正常，参考输入时钟有效，但是没有默认时钟输出，时钟输出端全部是约2.8V的高电平，复位信号有效时，输出端表现为降到1.8V左右的高电平； 将开发板的CP_OUT引脚即J33悬空，此时的Passive Loop Filter和 Active Loop Filter 均未接入，开发板是有默认输出的，1/8 VCXO的频率，而将我们的模块电路执行如上同样的设置，时钟输出端表现还是如前文所述的高电平，换了芯片，依然没有变化，谁能指点迷津，感激之至。
