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时钟源从CLKIN0进入的LVDS 100MHZ，OSCIN输入CVHD-950-122.88M单端交流耦合，一级环路滤波参数C1=0.1u，R2=39K，C2=0.68u，参照的是选用的AD芯片原理图，上电加载程序后，CPOUT1基本稳定在1.6-1.7V（万用表显示1.63V，考虑到有测量误差），查看0x183寄存器得知PLL1确实没有锁定，PLL2能锁定，请问下怎么解决啊？多谢
您好，感谢您的回复，今天通过clockdesign工具再重新配置了一下，两个PLL都能锁定了，只是PLL1锁定得比较慢，大概比PLL2慢个2秒才锁定的，这个情况算正常吗？
PLL的环路带宽会影响锁存时间，一般来说，PLL的锁存时间大约等于4/loop bandwidth.
但是如果fpd> loop bandwidth, 便会影响锁存时间。
所以正常情况下还是应该pll1先锁定然后pll2再锁定哦？
还有个问题，您上文中提到的fpd是指什么，查了下也没找到啥意思
大神，LMK04828在调试时采用Dual PLL模式，clkin1输入10MHz时钟，oscin输入125MHz-LVDS时钟，VCXO配125MHz,PLL2能锁住，PLL1不能锁住，读取0x182显示未锁定，LD1指示灯是闪烁状态
