我们想用LMK04906的单PLL模式，用其内部VCO输出一个2.5G的时钟。需要有以下功能，来帮一个高速AD进行同步。
AD的同步要求和时序如下
1.应用运行时钟以初始化ADC时钟路径
2.将ADC时钟停止在低电平
3.对ADC执行RESET（DRR低电平有效或高电平有效，具体取决于3WSI设置）。
4.保持DRR激活直至第7步。
5.当DRR处于活动状态时，执行DEMUX的异步复位（ASYNCRST为高电平）。
6.释放ASYNCRST（ASYNCRST为低电平）（最小脉冲宽度为3ns）
7.释放DRR（最小DRR脉冲宽度为3.5ns）
8.重新启动ADC时钟
请问LMK04906的内部VCO可以输出2.5G的时钟吗？我在手册中看到的是仅适用外部VCO才可以使用CLOCK_DIV=1,但是在电气特性部分它又说输出频率超过限制值1500MHZ,幅值会有影响。我用为TI的Clock Tree Design with Clock Architect 查找时显示这款芯片，但不知道使用内部VCO还是外部VCO。
手册具体描述如下
Calculating the value of the output dividers for use with the LMK04906 family is simple due to the architecture of
the LMK04906. That is, the VCO divider may be bypassed and the clock output dividers allow for even and odd
output divide values from 2 to 1045. For most applications it is recommended to bypass the VCO divider.
高达 2600MHz 的时钟速率
LMK04906 接受 3 个时钟输入， 范围从 1kHz 到500MHz， 可生成 6 个唯一的时钟输出频率， 范围从284kHz 至 2.6GHz。 LMK04906 也可缓冲一个晶振或VCXO， 用于生成第 7 个唯一时钟频率。
还有这款PLL的SYNC是在时钟低电平时停止吗？还是SYNC是异步的，只要有效，立马停止。
