This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
请问AD5474的差分输入时钟可以用FPGA的LVDS输出时钟直接驱动吗？
从时钟输入指标上讲，可以用LVDS驱动。
但是从ADC的性能考虑，选择摆幅更高的LVPECL或LVCOMS电平会更好。
但是手册上说CLK Vp-p为0.5V左右性能比较好啊
看下datasheet上对输入时钟的要求，一般会写可接受哪种电平标准输入。
LVDS标准摆幅在350mV~400mV左右。
FPGA的LVDS时钟jitter性能比较差。
不建议用FPGA的LVDS。
可以考虑LMK04906系列时钟生成芯片
