1. FPGA与PHY芯片通过SGMII接口进行连接，在FPGA内部采用了一个PCS IP核。在测试过程中，对PHY芯片配置为自环模式，PCS IP核有一个状态输出信号LED_LINK（this signal indicates a successful link synchronization）。在下载程序后，链路及测试正常，接收到的数据经过比对后也是正确的，在程序运行大约1分钟后，接收数据发生错误，此时发现LED_LINK会有拉低的情况，正常情况下应该是一直高的。然后，此信号会时高时低，此时接收到的数据也是错误的。
另外，一旦发生此类现象，只要不断电，多次下载程序，接收数据的错误是相同的。只有断电重新上电，接收数据的错误才会不同。
2. 3pin和9pin应该是2.5V输入，但是此处不接2.5V时就有3V左右的电压，接上2.5V后 此两个pin 依然是3V左右。
硬件图纸如图
