您好：
CD74HC390上升沿触发型D触发器芯片有一个问题想咨询您~
上电后D触发器的~R,~S,D引脚全都拉高，这种情况下我给输入端CP引脚一个上升沿，D触发器的Q管脚输出高电平(正常被触发)。
CP引脚的输入信号上升/下降波形较快的情况下(如纳秒级，几十ns甚至四五百ns)，D触发器只对上升沿有效。
但是如果时钟信号比较慢(如几十us)。上述配置的D触发器在输入下降沿的时候，Q引脚也会输出高电平(异常被触发)。
我看了芯片手册，好像只描述了标准的CP引脚输入为50MHZ。
所以就想问您为什么时钟输入信号较缓情况下，该D触发器也会被下降沿触发
