1，问题背景：
4个DS100RT410级联使用时，每2片retimer输出4x10G seders，第一片DS100RT410 引脚 REFCLK_IN接到25M oscillator ，并通过REFCLK_OUT引脚接到第二片的DS100RT410的REFCLK_IN引脚，第三、四片的DS100RT410也是如此。
2，问题描述：
目前测试发现的问题是：
因走线插损的原因，第2、3、4片的DS100RT410 引脚 REFCLK_IN时钟信号rise time和fall time的f逐片变大，如下图。
第二片DS100RT410 引脚 REFCLK_IN时钟信号：rise time=1.862ns，fall time=1.749ns
第三片DS100RT410 引脚 REFCLK_IN时钟信号：rise time=1.950ns，fall time=1.876ns
3，问题决策：
请帮忙确认评估问题描述中的时钟信号质量是否这个对DS100RT410 的工作有影响，主要风险是什么？
您好，我的意思是，您是否需要4路REF_CLK输入？ 因为不知您是怎么级联的，如果时钟一路输入，直接给四路DS100RT410， 恐怕是由于阻抗不匹配导致的问题。 这样的话，我们可以选择一款clock fanout器件，一路时钟输入，四路时钟输出，然后这四路输出分别给四路DS100RT410的REF_CLK.
比如CDCL1810A这类fanout, 输入一路，输出多路类似应用：
1，4个DS100RT410的时钟输入示意图如下：25M晶振-->REF_CLK_IN_1-->REF_CLK_OUT_1 --> REF_CLK_IN_2 --> REF_CLK_OUT_2--> REF_CLK_IN_3 --> REF_CLK_OUT_3 --> REF_CLK_IN_4
Spec里也是推荐这种接法
2, 我们就想确认下，上述时钟信号的连接方式导致每一片DS100RT410的rise time/fall time会有差异，对DS100RT410的工作有没问题，目前看到的SPEC对rise time/fall time没有指标要求。
3，增加CDCL1810A buffer会增加成本，这个我们不太会去考虑。
