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cdce925的一个PLL有3个LVCMOS输出,可各自分频.那这三个输出是同相位的么?误差有多大呢?
还有~一个输出能否同时驱动ADC08200的CLK端和FIFO SN74V273的WCLK时钟输入端呢?
如图所示,Y4,Y5是同相位的么??
不同的分频器相位不保证同相.
即使你分频数值相同,不同的通道间也会有Output skew,见手册第7页相关参数
那如果Y4,Y5都来自同一个分频器PDIV4的话,相位应该就相同了吧?
如果是一个分频器的输出，相位是一致的。不同的分频器不能保证相位是一致的
