This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
UB941->UB948
如下手册中dual link连接，但由于一些原因我们要在不改硬件的前提下软件强制配置成单link，即走Primary link
是否只用配置DUAL_CTL1的Bit0~2 成1即可，还有什么需要配置的吗？谢谢
另外，加串器上的lock偶尔会被拉低，除了主机侧的clk，还有什么参数可能影响这个lock吗，谢谢
您好，抱歉回复晚了，我现在马上看下您的问题，稍后给您答复。
Chan Arven 说：是否只用配置DUAL_CTL1的Bit0~2 成1即可，还有什么需要配置的吗？谢谢
是的，将这几位配置为001， force single link（Port1 disable）就可以了。
Chan Arven 说：加串器上的lock偶尔会被拉低，除了主机侧的clk，还有什么参数可能影响这个lock吗，谢谢
主要还是DSI reference clock 模式时的DSI jitter问题，这个是常常引起失锁的原因，参考这篇FAQ：
https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1050269/faq-ds90ub941as-q1-dsi-or-refclk-jitter-measurement?tisearch=e2e-sitesearch&keymatch=faq%3Atrue
Hi Kailyn
我是否可以理解lock被拉低只和clk有关，和其他的没有关系呢，谢谢
您好，unlock的因素有很多，clock只是其中一个因素。
上电时序，PDB的时序，cable的损耗， 以及margin不够， pcb layout都是可能引起lock不稳定的原因。
