SN65LV1224B 的输出RCLK是不是与REFCLK频率，时序是相同的？ 我写verilog代码的时候感觉不能用RCLK做逻辑时序的always判断，就想问下是不是可以用REFCLK？
Original question:
SN65LV1224B 的输出RCLK是不是与REFCLK频率，时序是相同的？ 我写verilog代码的时候感觉不能用RCLK做逻辑时序的always判断，就想问下是不是可以用REFCLK？
您好，REFCLK是内部PLL的参考时钟，而RCLK是恢复时钟，是用来选通输出数据Dout的时钟信号。
RCLK和REFCLK频率相同，但是由于RCLK是PLL经过clock recovery 模块输出的时钟，所以相位有一定的延迟。
那就是不能用REFCLK来锁定数据了吗？
REFCLK 只是一个参考时钟来帮助解串器 PLL 实现锁定，lock之后，ROUT才会在RCLK的上升沿或下降沿输出有效数据。
或者rclk比lock信号晚几个时钟变成1'bz，也能写代码啊
所以您可以从时序中看到，LOCK和RCLK之间是有一个delay的。这个delay就是FIgure 13的td（ZH）或td（ZL）。
数据传输模式 DATA TRANSMISSION MODE” 里面也没有提，是不是 PWRDN和REN都为高的时候，RCLK就一直有效？
不是，只有当内部PLL lock之后，recovery clock RCLK才会有输出。
