使用了04806，两级PLL，10Mhz参考，第一级PLL的CP1控制外部VCXO 30.72Mhz，第二级使用内部VCO并分频输出122.88Mhz,30.72Mhz两种频率时钟。
时钟配置已经两级都锁定，时钟也准确稳定。
问题是：用频谱仪测试 发现使用的VCXO输出的30.72Mhz 在其本振频率的 +/-100Hz 各有-70db的杂波, 导致最终输出的122.88Mhz在122.88Mhz+/-100Hz处有-60db的杂波（抬升了10db）。 请问，在不换VCXO的情况下（已经替换了两个型号的VCXO，单独给VCXO供电，并测量，都有+/-100Hz的杂波，这个是其晶振固有的），有什么方法调整，能将输出的122.88Mhz的+/-100Hz 杂波频率分量 尽量压制么？
谢谢！
