你好：
SPI clock frequency 最大可到18MHz，并且规格书要求SCK rise time和SCK fall time小于10ns，对于通讯速率只有3MHz的应用，这个上升时间和下降时间实测为35ns，这是否满足通讯要求，要如何改善这个问题。
谢谢。
你好：
SPI clock frequency 最大可到18MHz，并且规格书要求SCK rise time和SCK fall time小于10ns，对于通讯速率只有3MHz的应用，这个上升时间和下降时间实测为35ns，这是否满足通讯要求，要如何改善这个问题。
谢谢。
是的，clock的rise /fall time 是基于30%~70%区间。因为您看它的高低电平阈值分别时0.3和0.7Vio。并且通过波形来看，应该也是30%~70%的区间。
但是注意SDI采样和SDO输出数据都是在时钟的低边沿到高边沿或者高边沿到低边沿的区间。
