Other Parts Discussed in Thread: SN65DSI83,
看到SN65DSI83的上电时序的参考波形图，EN是当DSI DATA 处于LP-11状态时将引脚拉高。
我们的板子上EN引脚用了复位芯片，由于该芯片本身有200ms的延迟，导致在LP-11状态已经过了之后才去拉高，如下图所示。此时驱动会提示“failed to lock pll”，这个无法正常工作也是符合预期的。
于是，我们将EN引脚的复位芯片去掉，并且使EN引脚硬件上一上电始终拉高，也就是在LP-11状态前使能引脚就已经处于高电平，此时驱动正常加载，器件能够正常工作，屏幕正常显示
所以，想确认一下，EN引脚始终拉高的情况下是否也符合SN65DSI83初始化时序？
