测试时发现由于VDDIO>VDD33的时序要求，发生了VDDIO上电后经解串器倒灌至VDD33的现象；下图是VDD33的上电波形，已确认是由解串器的VDDIO倒灌所致。请帮忙确认该芯片是否有该问题，有没有解决方案，谢谢
测试时发现由于VDDIO>VDD33的时序要求，发生了VDDIO上电后经解串器倒灌至VDD33的现象；下图是VDD33的上电波形，已确认是由解串器的VDDIO倒灌所致。请帮忙确认该芯片是否有该问题，有没有解决方案，谢谢
您好，您是否通过VDD33 这里的电压判断是VDDIO倒灌电流导致的电压？
上电时序两种情况，一种是VDDIO和VDD33单独供电，如果VDDIO先于VDD33，但是要求在其他电压上电之前ramp 100us的时间。
另一种是VDDIO和VDD33 接在一起，同时上电。
能否将VDDIO和VDD33的上电时序放一起对比下，是否满足Figure 41. Power Sequence的时序要求?
VDDIO和VDD33分别供电，VDDIO电平1.8V，VDD33电平3.3V(1.8V和3.3V也有其他带载)。当前时序设计是4ms左右，且各自的rise time也看了，满足Figure41的要求，参照图2。
至于如何判定是VDDIO倒灌导致，是通过依次断开时序上早于VDD33的电源及依次断开1V8的负载定位到的；对比图1和图2，区别是我只断开了解串器VDDIO输入端口的磁珠。
您好，我这边收到回复，需要麻烦您把VDDIO和VDD33，以及PDB的时序图附上。
Can you send me a scope shot of all VDDs and PDB showing the ramp time for each Vdd rail and the capture waveform with respect to each other as follows. We need to check the rise time and delay compare to datasheet recommendation.
您好，从您给的时序来看，3.3V和1.8V是同时上电的啊，也是同时爬坡ramp time也是相同的。
您上面不是提到1.8V先于3.3V上电，因此在３.３V还未起来之前有电压存在，１.８V倒灌到３３V的吗？
为了截到PDB，可是这样是看不到这几个电压的上升时间t0/t1/t3 和 t4了呢。如果不点开图片，看起来像是同时上电的。
麻烦您将时间轴缩小，我这边收到的回复也是这样的：
Can you please zoom into the VDD waveofrms and measure the rise time. Please see power sequence diagram above - I need measurements of t0/t1/t3 and t4.
图一是VDDIO/VDD33/PDB的上电时序图，由于时间轴放长，看不出VDDIO/VDD33的参数；图二是图一的补充，可以看出VDDIO/VDD33放大后的波形；图三是去除台阶后的测试波形，可以看出时序和上升时间。请问这样描述可以看清吗？
您好，看了下您的电路，发现供电端的去耦电容比我们数据手册或者user‘s guide中推荐的要多，这就可能会造成当VDDIO先充电时，导致VDD33端电容充电，并且100nF的耦合电容很容易耦合噪声并且它的位置需要尽量靠近芯片端。
目前我们给的建议是能否参考数据手册中的推荐电源去耦电容去使用。
