问题现象：
当SOC(927 LVDS输入端)设置为54Mhz时，CLK幅度为48mV左右，但是928 LVDS输出端 CLK幅度出现衰减24mV左右，与927输入信号不一致，
当我们把CLK频率降低为20Mhz时，927输入端与928输出端并不会出现衰减现象。
需求：
LVDS CLK信号传输一致，不出现衰减。
927 LVDS输入端附图：
928 LVDS输出端附图：
问题现象：
当SOC(927 LVDS输入端)设置为54Mhz时，CLK幅度为48mV左右，但是928 LVDS输出端 CLK幅度出现衰减24mV左右，与927输入信号不一致，
当我们把CLK频率降低为20Mhz时，927输入端与928输出端并不会出现衰减现象。
需求：
LVDS CLK信号传输一致，不出现衰减。
927 LVDS输入端附图：
928 LVDS输出端附图：
您好，第一张图是RxCLKIN 的差分信号Vid的波形还是RxCLKIN+或RxCLKIN-单端的波形?
从波形和幅值来看，不满足1.2V共模电压，以及Vid的幅值范围要求：
其次RXCLK的jitter要求对于FPD link整个link也是非常重要的，要测量下是否满足。
在满足输入要求的前提下，才能确保FPD link的正确传输。所以我建议是先确保输入时钟先满足927的输入要求。
从上面给的波形来看，输出波形不但幅值衰减同时也失真了。
您好，您的这个时钟波形看起来有些失真。
这是78Mhz的差分输入时钟眼图，以及使用差分碳棒测试出来的输入到SER端和DES端输出的时钟波形。
我看您使用的示波器带宽是200Mhz，建议您使用高带宽的示波器再测试下，示波器测量信号相当于低频滤波器，如果带宽不够，高频信号会发生衰减，会噪声信号失真，幅值降低的现象。
