DP83848I: DP83848I 的RMII 接口工作在RMII Master Mode还是Slave Mode？

您好，

首先回答您的第一个问题，因为这个料是物理层的PHY收发器，对于物理层来讲，Master Mode还是Slave Mode主要是数据方向不同，这个料是双向的，而且你看datasheet的内部框图，有个Auto-MDIX模块，自动切换数据收还是发的方向。所以我的理解，Master Mode还是Slave Mode应该都是可以的。只需要配置Auto-MDIX enable就可以。

正常是默认enable的，（Auto-MDIX is enabled by default and can be configured through strap or through PHYCR (19h) register, bits [15:14].）

关于第二个问题，肯定是建议等长的，TX，RX和CLK等时序信号之间建议是等长的。

datasheet中也有相关的建议：

It is recommended to keep the signal trace lengths as short as possible. Ideally, keep the traces under 6 inches. Trace length matching, to within 2.0 inches on the MII or RMII bus is also recommended.

希望回答对您有帮助。

关于REF CLK，您可以看一下这个文档：https://www.ti.com/lit/an/snla076a/snla076a.pdf?ts=1712628477236

page3，有关于这个时钟的描述，可以使用外部时钟。

REF_CLK is an input to the DP83848 and may be sourced by the MAC or from an external source such as a clock distribution device

RMII的工作模式，我是这样理解的，如果说Mac层的master和slave模式，肯定是不同的，包括数据处理机制，但是物理层PHY这块，是不需要考虑数据传输机制的，只需要考虑信号的转换，方向，电平等，所以我理解两种模式都是可以的，我们也可以继续探讨这个话题。