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Hello
最近我们在使用TLK2541 这款serdes芯片，在loop环回调试的过程中，发现从TXD[19:0]发送的数据和从RXD[19:0]收到的数据完全不一样，RXCLK也不稳定，请问大概可能是哪里出了问题？
估计是硬件设计的问题，我正在给你查找一份参考设计，请等待
谢谢，这是我的邮箱463338383@qq.com
我这边使用的是将25M的外部时钟通过FPGA内部PLL 4倍频之后送往TLK2541的TCLK和REFCLK，发现RCLK的时钟很不稳定，数据TXD[19:0]和RXD[19:0]也是完全不吻合，是不是我使用的TCLK和REFCLK出了问题？（用示波器测量TCLK和REFCLK均稳定输出100M）
接收的数据和发送的数据不一样，是不是很有规律的发生错位？ 有没有做过自环测试，自发自收有问题吗？
我做的就是自发自收测试，数据也是无规律的，而且RCLK也不稳定。RCLK不稳定是不是和TCLK和REFCLK有关呢
首先我先由FPGA用PLL倍频出100M时钟作为TCLK和REFCLK，然后往TXD[19:0]送0-FFFFF累加数据，但是RXD[19:0]收到的数据是完全混乱的，而且RCLK时钟也不稳定。
看下TCLK或REFCLK的抖动是否太大，TCLK或REFCLK最大抖动不能超过40ps，很苛刻的。
RCLK和TCLK，REFCLK三者关系，TCLK和REFCLK必须严格同频，而RCLK是需要和接收端的串行数据流同步，而不是和REFCLK或者TCLK同步。
hello， Kailyn Chen. 根据你的提示，我已经将TCLK和REFCLK进行了调整，现出现这样的情况：我TXD[19:0]发送的数据是从0一直累加到FFFFF，但我RXD[19:0]收到的数据却不是累加的，例如有00000；00004；00008；0000C等等，好像是所有数据都移位了，这是什么情况呢？怎么样才能解决这个问题？
我还想请问下，TLK2541除了时钟的抖动非常苛刻之外，数据的抖动是否也必须满足此要求？
除了时钟的抖动，电源的纹波不能太大，另外，发送和接收发生错位，说明发送和接收没有同步。
另外可以先验证PRBS测试是否通过，将PRBSEN置高，看PRBSPASS输出引脚状态是否为高，如果为高，说明PRBS测试通过，如果为低，测试不通过，需要检查下时钟抖动或电源纹波情况。
Kailyn Chen，感谢你的回答，我还有一个问题想请教，我使用的是20位同时收发数据，如果说发送和接收没有同步，这个同步是需要我在这20位中加入一些数据去让接受同步吗？如果是，能否详细的回答下该怎么同步呢？谢谢！
