This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
第一张图是947内部图形配置,第二张图是像素时钟。947的像素时钟计算是对的,如下:
2084*736*65.2=100,005,324,即100M。但是948的显示为85.965M。
问题1:
948的视频来源是947,那么它们的像素时钟不应该一样么?
问题2:
948的85.965M怎么计算得来的,是否有公式?
问题3:
实际测试UB948输出的LVDS时钟约46MHz,且我改变屏参为2384*1036,测量LVDS的时钟还是不变,那么948输出的LVDS时钟和什么相关?
谢谢!
您好!
问题1:948视频源是947、他们的像素时钟不应该相同?
每个 SER 或 DES 都会根据其内部振荡器 CLK 的值测量传入的 PCLK、该值具有~+/-10%的容差。 但是您的948 PCLK 超出了范围。
问题2:948如何计算85.965M、您有公式吗?
这是奇怪的。 该抖动的计算方式应与947 PCLK 相同(Htotal x Vtotal x 刷新率)。
UB948的 LVDS 时钟实际上经过了关于46MHz 的测试、我将屏幕参考改为2384*1036、测量到 LVDS 的时钟是否相同、与948输出相关的 LVDS 时钟是什么?
您是否使用双路 OLDI 输出? 在这种情况下、LVDS 时钟1 (引脚36和37)和时钟2 (引脚23和24)将以 PCLK 频率的一半运行(请参阅数据表第7.4.1节)。 让我们尝试找到948 PCLK 为何如此不同。 947和948之间的锁定是否稳定? 您是否能够通过 I2C 与948通信?
您好!
感谢您的更新。 我现在对这种现象有了更好的了解。 根据显示时序、PCLK 应为2084 x 736 x 60 = 92.03MHz。 在测量 LVDS 时钟时、您测量了46 MHz、它准确地是 PCLK 的一半。 然而、由于前面提到了内部振荡器 CLK、我们的 SERDES 在 PCLK 上的容差为~+/-10%、因此100 MHz 和85.965Hz 频率都将处于+/-10%范围内、即82.827 MHz - 101.233 MHz 范围。 因此、这种行为是预期行为、并不相关、除非 PATGEN 存在问题。