您好：
我实测了一下电路。
像第三行的逻辑真值表，set和reset都是0，D下拉100K到GND，同时接到了Q非上。
第一次clock下降沿，Q输出高电平；
第二次clock下降沿，Q输出低电平。
这怎么理解呢？
D接到了Q非上，就是D=Q̅。
第一次clock下降沿，Q输出高电平，Q̅就是低电平，所以D=Q̅=低电平。
下一个时钟，D的低电平输出到Q，所以Q输出低电平。
谢谢您
