CD74ACT244在上下电过程中,由于电平处于不稳定状态,输出端可能会输出信号,导致对外信号误输出(比如导致驱动MOS上下直通),除了控制上电时序外,还有什么办法解决该问题?
您好，
简单的方法，OE引脚外接阻容延时电路，待供电电压稳定后使能OE。
稳妥的方法，采用高电平复位的电压监控器/复位集成电路 (IC)。
电压监测仪和电压检测器：提示、技巧和基础知识 (ti.com)
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那类似的,对于AM26LS31芯片,同时具备高电平有效使能和低电平有效使能,这两个使能在芯片内部是逻辑或,应该如何控制该芯片上下电不会误动作?
方案1
把AM26LS31低电平有效的使能信号上拉,用复位芯片的低电平复位信号控制AM26LS31的高电平有效使能
方案2
把AM26LS31高电平有效的使能信号下拉,用复位芯片的高电平复位信号控制AM26LS31的低电平有效使能
哪个方案更合适?或者有没有其他更合适的方案?
另外,对于OE外接阻容延时电路,带来的问题是阻容输出信号是一个缓慢爬坡的信号,存在一段时间的信号输出为0.8到2.0的不稳定区,CD74ACT244在这段时间可能会误动作?
对于AM26LS31的使能逻辑，这两种方法没什么差别。
OE为高电平时，输出是高阻态（CD74ACT244 真值表）。
外接阻容延时电路没办法解决下电时IO误动作吧?因为RC导致OE维持输出.
OE的作用只是用于是否使能输出。
下电时，输入口状态会变吗？具体您实际测一下是否可行。
因为26LS31和74ACT244芯片的前级信号为FPGA,FPGA需要控制上电和下电时序,上电时序好控制,下电时序只能使用专用芯片比如LM3880,而且还涉及到PCB板上电容和相关负载,因此情况复杂难以落实.
之前出现过26LS31芯片在下电过程中FPGA IO输出乱动的情况,FPGA芯片厂家也推荐加上下电时序控制.
