[参考译文] TAS6684-Q1：SDOUT 时序

您好、Matthias

SDOUT 遵循 SDIN 的相同要求、数据表中只有数据设置时间和数据保持时间要求。

Hi Shadow、

感谢您的答复。

我很困惑。 我从来没遇到过输出的建立和保持时间要求、对于给定的输出最小值、“要求“的定义对我来说也没有意义。 由于数据表中没有可澄清信息的时序图、因此这些数字相当模糊。

我期望输出具有最小、最大延迟。

因此、假设 SDIN 输入的建立时间和保持时间也应用于 SDOUT 输出、那么这到底如何转化为时序？

因此、TDs=8ns 是否意味着 SDOUT 可以在启动（下降）时钟沿之前的最早 8ns 切换？
TDH=8ns 是否意味着 SDOUT 在启动（下降）时钟沿之后最晚可能变化 8ns？

非常感谢您的澄清。

此致、

Matthias

Hi Shadow、

感谢您的示意图。 我假设 TDS 和 TDH 是应用于 SDOUT 时的最大值 — 正确？

您好、Matthias

感谢您提供此图示。 我假设 TDS 和 TDH 是应用于 SDOUT 时的最大值 — 正确？

可能不需要？ 为什么会是最大值？

因为如果 这些是最小值、则意味着 SDOUT 确实是最小值  不会  从基准时钟边沿之前的 8ns 切换至基准时钟边沿之后的 8ns、在窗口内切换。  

好的 — 这可能是情况,但对我来说,这是一个非常奇怪的行为。

此外、如果没有最大延迟规格、SDOUT 可以随时在该窗口之外切换（或根本不切换->无限延迟）。 我很确定这不是接口设计的工作方式。

您好、Matthias

因为如果 这些是最小值、这意味着 SDOUT 确实是这样  不会  从基准时钟边沿之前的 8ns 切换至基准时钟边沿之后的 8ns、在窗口内切换。  [/报价]

8ns 意味着数据需要在 SCLK 的上升沿期间保持不变。 在上升沿之前或之后至少 8ns。

此外、在没有最大延迟规范的情况下、SDOUT 可以随时在该窗口外切换（或根本不切换->无限延迟）。 我很确定这不是界面设计的工作方式。

对于标准设计、数据将在 SCLK 的下降沿切换。 就是我们的放大器。

[/quote]

Hi Shadow、

让我从一开始就重复我的问题。

TDs=8ns 是否意味着 SDOUT 可以在下降时钟沿之前的最早 8ns 切换？
TDH=8ns 是否意味着 SDOUT 最晚可能在下降时钟沿之后触发 8ns？

您好、Matthias

您描述的是一项非常严格的要求、即 根据、仅为±8ns 下降 边缘。 这是没有必要的。

如图所示、数据表最小值 8ns 基于上升沿。  根据、给出了一个禁止区域±8ns  上升  边缘和所有其他区域都是可以接受的。

如果仍然与你的描述方法,你首先应该知道什么是责任 占空比 比基于的模式 下降 限制为 ±μ s (1/2 周期–8ns)、该时间是限制的最大值。

Hi Shadow、

我正在设计一个基于 CPLD 的 TDM 接口、因此需要知道 Amps SDOUT 相对于启动时钟边沿的最坏情况延迟、以确保计时闭合。
当定义 SDOUT 计时相对于上升沿时、即使启动沿是下降沿、也意味着输出延迟取决于下降沿上升沿之间的时间（即时钟频率）。 我敢肯定、情况并非如此。

由于您显然不知道这些延迟、因此我似乎必须在整个工作温度范围内自行测量、并在上面添加很大的安全裕度。

也许您应该咨询您的数字人员、了解如何正确指定串行接口。