[参考译文] XTR111：XTR111：EF 引脚时序实现

你好、苔丝、

我们没有有关 EF 引脚过热或其他条件的时序特性数据。 我们获得的最佳数据来自您链接的帖子中的 Zak 测试。 确切的时序可能取决于电路配置。

错误标志的行为受以下因素的控制(从 本帖子中)：

只要负载产生的电压不会将 PMOS 器件的漏源电压降低到强制其超出饱和(有效)工作区域(|VDS|<|VDS (SAT)|)的程度，电路就会正常运行。  FET 源极上的最大电压由数据表图17和18中列出的“IS”引脚与输出电流和环境温度的限制控制。  您可以在此将 IS 电压与为 FET 指定的最小 VDS 电压相结合，以确定正电源的最大电压，该电压仍允许电路在所需的电流下运行。  如果负载超过计算出的电压、则 FET 将开始截止、并且适当的电流将不再能够流动、从而导致/EF 标志变为低电平。

因此、所使用的 IS 引脚配置将影响截止点(以及产生的 EF 跳闸)的发生位置。 跳闸时间将由多个因素决定。 正如 Kai 指出的那样、当发生断线时、输出不会立即导轨、而是由输出电容减慢。 这将根据输出电路的 RC 特性导致延迟。 该延迟将导致 EF 的内部触发延迟。 此外、误差标志引脚本身上会有类似的 RC 延迟、这是寄生电容和所使用的外部上拉电阻的函数。 在示波器上、随着标志变为低电平、这看起来有点像压摆限值、除非引脚上有显著的电容、否则很可能可以忽略不计。 最后是内部延迟、根据 Zak 的测试、我估计大约在~600us 范围内。

请注意、Zak 的测试表明、更高的目标输出电流会导致更快的标志跳闸、您也可以在应用中观察到这种趋势。 如果客户的上拉电路和输出电容 与 EVM 的电容相似、那么我预计3ms 足以记录断线跳闸。 但是、我建议任何关心确切时序的客户对 其最终电路进行自己的测试。 通过移除负载并测量跳闸时间、他们可以像 Zak 那样测试时序。 希望这对您有所帮助！

谢谢、

Jon