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[参考译文] AFE032:FIFO 有多大?

Guru**** 1482555 points
Other Parts Discussed in Thread: AFE032
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/amplifiers-group/amplifiers/f/amplifiers-forum/801960/afe032-how-big-is-the-fifo

器件型号:AFE032

我无法在数据表中找到 afe032的 FIFO 大小。 此号码是否可用?

此外、数据表中以不同的方式列出了 XCLK 和 SCLK 的下限频率(这与我们的应用无关、仅供参考)。

在"电气特性:数字"部分中、XCLK 下限被列为5MHz、 在 AFE032时钟要求中、XCLK 下限被列为10MHz。

在 SPI 时序要求中、SCLK 下限被列为20MHz、  而在 AFE032时钟要求中、SCLK 下限被列为14MHz。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Martin:

    感谢您指出数据表中的差异。 我将把这些信息转发给负责 AFE032数据表的团队。

    我还与负责 AFE032设计的团队联系 、以了解异步 FIFO 深度、并 在该信息可用时提供更新。

    同时 、以下是他们 对 DAC 内插链/时钟的建议:

    内插链在几个边界条件下经过测试和验证、用户在针对定制 DAC 上变频率进行编程时必须牢记这些条件。

    • 该过程适用于最大6MHz 的频率、即 DAC 无法处理任何高于6MHz 的频率。
    • AFE 可处理的外部处理器提供给它的最大数据速率为1.2MSPS