This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] TLV1701:集电极开路比较器输出的奇怪行为-当输出应为高阻态时拉电流

Guru**** 1563545 points
Other Parts Discussed in Thread: TLV1701, TLV1702, TLV170
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/amplifiers-group/amplifiers/f/amplifiers-forum/702584/tlv1701-strange-behavior-of-output-of-open-collector-comparator---sourcing-current-when-output-should-be-hi-z

器件型号:TLV1701
主题中讨论的其他器件: TLV1702

大家好、

我的工作台上有一个特别奇怪的情况。 我使用 TLV1701来检测两个引脚上是否存在电阻器。 该信号将传输到微控制器、微控制器需要处理此信息。

在一个特定的时间实例中、TLV1701周围有以下电势:

VCC = 20V
VSS = GND
V+= 13.4V (来自分压器- 20V 的2/3)
V-= 10V (来自分压器- 20V 的1/2)
Vpull-up = 3.3V
Rpull-up = 220k

我观察到的初始情况是引脚4上的输出电压为3.4V。 这似乎很奇怪、因为我的系统上没有任何3.4V 电源轨(我仔细检查了 UC 电源轨)。 我接下来要做的是将 Rpull-up (220k)电阻器接地。 在 TLV1701周围具有相同的电势电平、引脚4上的输出电压为165mV、当220k 电阻接地时、最终输出源电流为~700nA。

数据表指定的输出泄漏电流典型值约为70nA、但我得到的值要大一个数量级。 此外、我怀疑数据表中的值是比较器吸收的泄漏电流、而不是拉电流。

是否有人看到过这种行为,并可能暗示导致这种行为的原因? 我不喜欢我的集电极开路比较器何时在输出端提供电流:-)

PS:其理念是在我的设计中实现从20+V 世界到3.3V uC 世界电压的电平转换。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好、Aleksandar、

    您是否验证了您是否在另一台设备上看到了相同的行为? 只是希望在我们继续调试之前消除它是损坏的器件。

    此致、
    Jaskaran
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好 Jaskaran、

    是的、我使用了另一个器件来尝试它、并且行为完全相同。 现在、我将使用另一个器件、在自己的板上和 TLV1702尝试它、以查看我是否遇到相同的问题。

    谢谢、
    Aleks

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Aleksandar、

    您能否提供电路原理图? 尤其是电源分压电阻器的值?

    我想您可能会看到上拉电阻器并联分压器的影响。

    请记住、不会调节电阻分压器、任何并联电阻路径都会更改抽头值(Kirchhoff 先生正在对您进行监控)。 当输出为"低电平"时、您现在有一个从3.3V 到 V-抽头的并联220k 电阻器、在分压器的 V-抽头上"提起"。 这将使比较器 V-(接地)上移。

    另外、在这些电流水平下、请务必在测量期间包含 DMM 或示波器探针(通常为10Mohm)的并联负载。

    根据输出状态、比较器的电源电流可能略有变化、典型变化百分比为几个百分点。 因此静态电流消耗不一致。 这也可以更改抽头电压。

    uC 是否共享 V-接地? 还是系统 GND 接地? 当您测量3.4V 时、V+抽头上的电压是多少?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好 Paul!

    为了消除周围的电路、仔细观察比较器、我的工作台上有以下电路:

    20V、+9V 和+8V 来自 Delta 工作台电源(公共 GND)。 我将使用一个示波器、一个 x10探针(因此10MEG 负载阻抗)测量比较器的输出。 我在示波器上得到的值大约为156mV DC。 这与之前的实验相同... 如果我将输入(V+至8V 和 V-至9V)上的电势反转、则输出会像石头一样下降至大约20mV (这表示拉电流泄漏电流为90nA -我可以忍受它)。

    我甚至尝试过使输入电位彼此接近10mV、V+是较高的电位、并且输出仍然保持在156mV。

    我现在要测试 TLV1702,只是为了验证我没有获得 DOA 部件:-)

    谢谢!
    Aleks

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    大家好、

    在使用 TLV1702中的一个比较器测试相同的情况(同时保持另一个比较器的输出接地-配置了输入、以便 V-> V+)后、可以观察到相同的行为。 当输出电压应为高阻态时、我在220k 电阻器上得到大约160mV 的电压、将其拉至接地。 我使用示波器、x10探针和 Fluke 87V 进行了测量、结果是相同的。

    我开始怀疑我有一个坏的批次、或者这是芯片的行为(我不能相信是这样)。

    我们非常感谢您提供的任何信息!

    谢谢、
    Aleks

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    你好、Aleks、

    查看原理图后、我认为问题出在您的"上拉"电阻器上。 TLV170/1702是集电极开路器件、需要一个上拉电阻器来使输出转换为高电平。 现在、您的"上拉"电阻器为 GND、不允许输出高于接地、即使您希望输出转换为高电平也是如此。 而是将上拉电阻器连接到正电压(任何高于负电源电压36V 的电压)。 这样您就可以看到高输出转换和低输出转换。

    此致、
    Jaskaran
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    尊敬的 Jaskaran:

    感谢您的回答。 在发现220k 电阻器和3.3V 的 Vpull-up 有一种奇怪的行为后、我开始了调查(如我的第一篇文章中所述)。 在这种情况下、当 V+高于 V-时、比较器的输出约为3.45伏。 如果 TLV1701是真正的集电极开路、则情况并非如此。

    如果我执行相同的数学运算、可以得出上拉电阻器上的压降约为150mV、当输出为高电平时、TLV1701的电流_out_。

    将上拉电阻器下拉至 GND 正好证实了我的假设、即存在由比较器提供的电流。 这种奇怪的行为让我来到这里:-)

    谢谢!
    Aleks
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    你好、Aleks、

    很抱歉。 现在、我了解了为什么您使用上拉电阻接地。 我将带 TLV1701进入工作台、看看我是否能够复制数据表中给出的泄漏电流值以及测试电路中提供的泄漏电流值。 我应在本周结束前为您提供答复。

    此致、
    Jaskaran
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    你好、Aleks、

    我对迟迟不作出答复表示歉意。 我能够验证您在使用该器件时看到的泄漏电流。 我们目前正在探讨这实际上是否是预期行为。

    此致、
    Jas
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Jas、

    是否有任何有关此事的更新?

    谢谢!
    Aleks

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    你好、Aleks、

    与设计团队合作后、我们认为这种行为可能是由于 ESD 保护钳位、在某些情况下会将电源中的电流泄漏到输出中。 我们仍在进一步调查。 您对比较器的要求是什么? 如果您愿意、我们可以同时尝试推荐其他器件。

    此致、
    Jaskaran
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好 Jaskaran、

    感谢您的更新。 目前、我正在重新思考设计中是否应更改供电方案、以便电源电压处于输出节点上的上拉电压的下冲状态。

    如果不发生这种情况、我的初始要求是、最大输入电压>32V、电源电流尽可能低(电池环境)。 我并不关心 Vos、因为我将处理大信号摆幅、所以几 mV (或几十 mV)不会产生任何影响。

    谢谢!
    Aleks
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好、Aleksandar、

    查看 TLV1701设计后、这是预期的行为。 您的设备未"损坏"。

    在不了解内部专有信息的情况下、输出端和 V+电源引脚之间有一个 ESD 钳位。 该钳位需要允许 V+和输出之间存在较大的电压差、因此它不仅仅是一个简单的二极管。

    根据输出"高电平"电压和 V+电源电压之间的电压差、钳位会产生高达1uA 的输出泄漏电流。

    输出的正常使用条件是通过一个值相当低的电阻器(<100k)上拉至>3V、或者被输出晶体管(或者输出总线上的其它器件)灌入。

    在输出为"高电平"(不饱和)的情况下、不会通过高电阻将输出下拉至零。 这样会在输出和 V+之间产生较大的电压差、从而导致泄漏电流流动。 通常、该电流被输出器件(或其他器件)灌入、看不到。

    70nA 典型数据表泄漏规格适用于等于 Vsupply 的 Vpullup -最小差异。 您在 V+和输出之间放置了一个20V-3.3V=16.7V 的差值、这将导致更高的泄漏电流。 700nA 并非不合理。

    因此、在您的设计中、您可以减小上拉电阻器的值以最大限度地减小影响、或者添加第二个高值下拉电阻器以释放泄漏并使 VOL 电压处于规格范围内。

    我们计划对其进行特性化、并在数据表的未来更新中添加一个图形。 目前尚无时间表。

    如果输入电压不超过18V、则可以使用其他器件、这些器件不具有该输出泄漏电流、但它们的引脚排列不同。