[参考译文] JFE2140：来自 JFE2140复合放大器的直流电

您好、Charles、

JFET 具有巨大的制造容差。 您的电路可能会偏离所需的工作点。

您能否测量 R4上的压降？ 您可以通过修改 R4来调节流经 JFET J1和 J2的电流。

2.当 R4和 J3编程的恒定电流变得太小时、R5和 R7上的压降也会变得太小、OPA604的输入电压可能会离开共模输入电压范围。 因此、请测量 R5和 R7上的压降。 顺便说一下、OPA604的电源电压是多少？

3.电路可能不可稳。 您是否已经执行了相位稳定性分析？ 请参阅此主题、例如：

https://e2e.ti.com/support/amplifiers-group/amplifiers/f/amplifiers-forum/1080422/jfe2140-jfe2140

Kai

谢谢、Kai！

在我的实际电路中、恒定电流源 J3是 J109、因为它的 IDSS 和 R4是590欧姆。  我将测量 R4上的2.902V 电压、并对两个 JFET 求和4.92mA。 (我想知道是否会出现上电 问题、但我不能想象会出现什么问题。)

2. R7下降2.837V (2.40mA)和 R5、2.975V (2.52mA)。 这会在 OPA604的每个输入端子上产生超过12V 的电压。 运算放大器的+Vcc 来自 L78L24 LDO、而-Vcc 通常来自可调 LDO 非板载的-23.5V。 因此、我 的 Vin CM 范围应至少在 Vcc 的3V 范围内或远高于12V。 就在12V 是绝对值的情况下、无论电源轨电压如何、我尝试增大 R5和 R7以降低这些输入电压、但没有改进。

3. 我需要花一些时间来检查稳定性，直到星期一我才能检查稳定性，但我 会报告。 (我错过了该主题上的大多数帖子、尽管我在 一般搜索中至少看到了一个帖子。)

再次感谢。

您好、Charles、

事实证明您的电路是不可安装的：

由于仿真的收敛问题、我必须将 R1从402k 降低到100k、以进行相位稳定性分析。 JFE2140的 SPICE 模型中存在已知缺陷、会产生过高的基极电流。 这不仅会导致巨大的失调电压与高源电阻相结合、还会对一些仿真产生影响。 但您的电路仍然不稳定。

您应添加如下所示的相位超前补偿：

e2e.ti.com/.../charles_5F00_jfe2140.TSC

e2e.ti.com/.../charles_5F00_jfe2140_5F00_1.TSC

是的、闩锁是此电路的一个严重问题。 有两种方法可以降低闩锁风险：

1、仅使用一个双极电源电压为整个电路供电。 这样可以避免因加电不均匀而导致的问题。

2.在所有频率的反馈环路中选择高增益。 省略100µF 交流耦合电容器可能会有所帮助。 JFE2140是一款噪声超低的 JFET、比以低增益运行它毫无意义。 对于低增益应用、可以更好地使用低噪声运算放大器。

另请参阅以下非常好的应用手册：

e2e.ti.com/.../LSK489appnote.pdf

Kai

Kai、
让我在测试之前对此进行简要总结、稍后再回来。 我从周六开始就一直在思考闩锁问题、因为 我已经离开了我的工作台。 在测试中、我确实看到了尖峰、并在运算放大器的输出端和负端子之间添加了44pF 电容。 它使响应变得平滑、但我应该 将其与您添加的网络进行比较。 我没有在原理图上展示它、因为它不在 DS 应用手册上、并且认为它主要是对直流问题的红色错误。

感谢您进行分析并显示这些 结果。 我需要学习如何更好地分析稳定性、这 将有所帮助。 我通常已经放弃在闭环中进行测试并添加 单极点、就像在44pF 中那样、直到响应和方波看起来良好。

我将返回调查结果、但现在再次感谢。

查尔斯

您好、Charles、

您可能希望观看此 TI 的稳定性培训视频系列：

https://training.ti.com/node/1138805

Kai

查尔斯

同意 Kai 的稳定性分析。  从直流的角度来看、这里需要考虑一个因素；JFE2140将有电流流入栅极以获得更高的 VDS 电压、这与任何 JFET 类似。  这通常称为影响电离、它取决于 VDS 电压和 ID 电流、请参阅下图：

即使在直流偏置条件下、我也会看到一些差异、因此我不确定这与随振幅增加的直流偏移之间的关系机制。  但我可以看到、如果放大器不再能够保持恒定的 Vd 电压、这种情况会变得更糟。  理想情况下、运算放大器的两个输入节点保持不变(假设环路增益为高电平)、但如果存在强制漏极节点分离的情况(即 VDS 变得过低且 JFET 进入三极管)、则 Vd 节点上的摆幅可能会更大。  发生这种情况时、栅极电流可以被整流、并且可能看起来像直流失调电压。  请参阅下面的基本仿真、其中 Vd 从7V 变为17V、当 Vd 为低电平时、栅极电流几乎为零、然后随着 Vd 的增加而增加。

如果增加 R7和 R5、则会有效地降低 VDS 电压、并增加来自 JFET 级的增益。  您能否将这些电阻器加倍并查看问题是否得到改善？  同时考虑到 Kai 的稳定性建议。

此致、
Mike

谢谢、Mike。 我认为这可能更接近问题、但 我现在只是尝试处理我的测试平台。 在一些返工和其他 klodge 问题使我无法继续前进后、我需要将其恢复到基线。 我认为加电也是问题的一部分。

在我恢复之前的工作配置 并转到可以进行测量的位置后、我将检查这一点和 稳定性。 但是、我仍然认为我添加的补偿足以实现稳定性；我只需让电路 回到我的工作台上即可获得这些数字、我将在这里发布这些数字。 待定...  

您好 Kai、

我有机会从我的一个工作单元开始测试更多的测试。

稳定性： 从输出到负输入端子的44pF 在~2.5MHz 时确实出现轻微峰值、但 它与通带相比振幅大幅降低。   由于发生器不匹配、输入信号上也会有一些振铃、因此 输出上的一些振铃 可能会来自该振铃。 (我使用了400mV p-p 输入、以实现清洁。)



您建议的补偿在100kHz 时看起来是这样的(我使用的是560pF、我手头有+750欧姆)：



使用我的44pF 本地 和输入网络(除了22pF FB 电容)可获得最佳效果：



这看起来就像走的路！  但是、我添加的任何补偿(或根本没有补偿)都不会引起我在其他两个单元中看到的直流问题。

(用品)。 我的电源几乎同时出现。
2.我没有使用100uF 的直流单位增益电容。 这只是我的 LTSpice 电路中的一个、周围有一个短路。 此外、我选择 OPA604的原因之一是、我需要在运算放大器上至少有44V 的电压才能获得所需的振幅。 当然、它是大量现在不供应的好运算放大器中的一个、尽管我在今年早些时候开始使用时、它的供电量很小。

接下来、我将返回有问题的电路板、重新检查直流行为。

欢迎您的评论、但再次感谢您、

查尔斯

尊敬的 Mike：

在 一个 没有显示问题的良好装置上、我在 JFET 上具有大约11.6V VDS。 这应该与图表中的<10nA 相对应、这应该在我的402k Ω 电阻器上产生大约4mV 的直流电压。 在存在交流信号的情况下、我可以测量的最佳值约为2mV。

我将再对其中一个坏板进行一些测试、 以查看是否可以缩小 问题的根源。 我首先需要获取更多的器件、但现在有了这些器件。

谢谢、
查尔斯

您好、Charles、

现在看起来非常好

Kai

您好、Charles、  

我一直在关注 Tina TI 内部的设计。 我正在尝试缩小您看到的直流电压问题的范围。 您能否测量在输出端显示高直流值的电路板上看到的 Vgs 电压？ 我怀疑 OPA604 80dB 或10mV/V 的 CMRR 是问题所在。 下面有两个仿真。 一种是使用 OPA604、另一种是使用 OPA202作为复合放大器。 我相信可能会发生的情况是、OPA604会以正 VGS 偏置 JFET 在 Beta 网络侧。 这可能会使电路偏离预期。 使用 OPA202时、我看不到这个问题。 OPA202的 CMRR 性能明显更高、典型值为146dB。 请参阅下面的内容。 增益足够低、在这种情况下、我不会期望 Vgs 不匹配来产生该直流值。 如果您可以测量栅极电压、看看它是否与我在仿真中看到的情况一致、这可能有助于我们缩小问题的范围。  

此致、  

Chris Featherstone

尊敬的 Chris：

很好的收获

将现有设计中的 R2和 R5从1k2增加到4K 也可以实现这一目的、至少在仿真中是这样：

e2e.ti.com/.../charles_5F00_jfe2140_5F00_2.TSC

从一开始我就觉得1k2有点太小了。 因为您的原因、我知道现在为什么...

Kai

您好、Charles、

这种分立式运算放大器电路中通常使用的另一个技巧是在电源线中使用 RC 低通滤波。 一个积极的效果是电路有更多的时间稳定到工作点、这样可以更好地稳定。 如果还对 OPAMP 的电源电压线进行滤波、这可以非常有效地防止 OPAMP 产生的不必要输出电压干扰导致 JFET 级发生闩锁。

另一个优势是增强了分立式 JFET 级的电源抑制、如下所示：

e2e.ti.com/.../charles_5F00_jfe2140_5F00_4.TSC

本示例中100µF 了10R/μ m (铝电解)低通滤波器的影响。 L1和 R12模拟铝电解电感和 ESR。 当然、100...470nF/X7R 可与100µF μ F 电容器并联安装、以增强较高频率下的滤波。

下面显示了恒定电流路径中的影响：

e2e.ti.com/.../charles_5F00_jfe2140_5F00_5.TSC

可以清楚地看到恒流源对电源抑制的积极影响。 然而、即使恒定电流源也会受益于较高频率下的 RC 低通滤波、因为 T1内不需要的结电容会在较高频率下降低 PSRR。

220µF 可以在这些电路中看到10...100R 和100...k Ω。

Kai

您好、Charles、

将 VCL 和 VCH 连接到不合适的电位确实可能是导致直流问题的原因！ 根据数据表的图11-1、我要将 JFE2140的引脚7连接到-15V、将引脚3连接到+15V。

我将仅为两个漏极使用一个+15V 稳压器。 如果使用两个稳压器的原因是齐纳二极管或+24V 和+15V 稳压器输入之间的电阻器、则有助于降低+15V 稳压器的热耗散。

我想在电源电压线路中添加 RC 低通滤波器、如上所述。

Kai

并在 OPAMP 输出端添加隔离电阻器。

Kai

您好、Kai、祝您节日愉快！

我认为、我刚刚让 LTSpice 波特仿真器相当好地工作。 要对其进行优化和交叉校验、您能否分享上面电路中 V 和 VG2的 SPICE 指令？ (我无法使用 TI 工具、因为它们仅是 Windows； 不过、我认为相同的表达式应该在 LTSpice 中起作用。 可能需要进行一些次要翻译。)

谢谢。

您好、Charles、

您可以在此处发布 LTSpice 文件吗？

(连接前必须将其压缩。)

九

这是.ASC 文件和 PDF 的 ZIP 文件。 一个使用 LoopGain2.asc、另一个我尝试复制您的 Tina TI 发生器但未成功。 此外、还提供了每种 PDF、并提供了采用 LoopGain2技术的结果的屏幕截图。 请注意、我的曲线形状稍有不同、但我得到~66度。 下午、与您的情况大致相同。

(这些电路省略了我最初拥有的44pF 本地运算放大器电容、当与您的主控网络结合使用时、我发现该电容可进一步提高稳定性。)

查尔斯

e2e.ti.com/.../Dec30.zip

您好、Charles、

快速浏览一下、我看到两个问题：

1.为"Vi1"选择一个正弦波并将交流振幅设置为1mV (不同于零！) 以便能够执行"小信号交流分析"。

2."VI"不得为"电压源"、但必须为"电压表"。

Kai

很漂亮！ 现在它起作用了。 曲线看起来是正确的。 需要与其他方法进行比较。 曲线看起来大致相同、但 这比以前低70dB…… 必须是 T Only (AB) 、与另一个是 A (开环)？  我稍后会更详细地介绍。

谢谢您的关注、

查尔斯

更新了：如果我将 Vi1更改为1.414V、我会得到非常接近 ACBode2图的结果、 至少对于增益而言。 ¯ツ¯μ μ V/μ F