[参考译文] LMP7704-SP：SNOAA75A 的 TINA 模型(航天级100krad 125kHz 光电二极管 TIA 电路)

嘿、Daniel、我是通过一个最近的问题来设置这个、然而、  

我查看了该应用简报-很好、但在任何 LG 相位裕度测试中、我们都需要定义负载、以确保不会遗漏任何内容。 我想在应用手册中、它是未定义的。  

即使仅下一级的 RC、也最好在这些 SIM 中加载负载。 我将继续介绍我拥有的器件。  

好的、从2021年的模型更新来看、这里有一个 LG 仿真设置更好一点、包括了 LMP7704的寄生输入 C、该输入 C 相当高、64度非常好、但可能会因寄生 C 负载而迅速降低。  

这是 TINA V9中的这个文件

e2e.ti.com/.../LMP7704SP-Zt-LG-test.TSC

然后您的闭环仿真、非常好的平坦188kHz 设计、  

这个仿真文件、  

e2e.ti.com/.../LMP7704SP-Zt-closed-loop.TSC

是的、通过使用两种不同的方法、我可以确认电路看起来相当稳定、具有64度的相位裕度-见下文。

e2e.ti.com/.../LMP7704_2D00_SP-Photodiode-TIA.TSC

Michael、

LMP7704-SP 的开环输出阻抗对于 RRIO CMOS 运算放大器而言似乎很典型-请参阅下文。

你敢打赌丹尼尔,  

嗯、Marek、我需要找出我在 zol sim 上做了什么错、  

我在本文中用 OPA837以及该输出注入技术展示了一个更严重的错误、此外还介绍了传统文献中存在的一些其他注意事项

https://www.planetanalogue.com/stability-issues-for-high-speed-amplifiers-introductory-background-and-improved-analysis-insight-5/

好的、我在反相输入端向接地添加了99.97mF 电容、结果得到了很大的澄清、我认为这与数值抖动升高 F 的情况相关。我正在使用2021年12月模型更新、这确实看起来非常合理。  

e2e.ti.com/.../LMP7704SP-Zol-test.TSC

是的、这非常接近-除了在高频下。

Daniel、您好！

我得到这个用于相位稳定性分析的结果：

e2e.ti.com/.../daniel_5F00_lmp7704.TSC

凯

是的、Kai、我认为这是一个更彻底的方法、我有时也会使用它。我认为您已经对 Cdiff 至 CCM 的拆分进行了猜测、如果数据表中的3pF CCM 和25pFis 是我找不到的。 对于 V+接地的简单 ZT 级、我们通常只使用单个 CCM + Cdiff 进行设计。  

遗憾的是、很多数据表中都缺少这种级别的准确详细信息- 我们在这里找到了许多器件、这些器件的数字都是错误的、在大多数情况下、Ccm 在 CMOS 输入级中>> Cdiff。 我将使用20pF CCM 和5pF Cdiff 尝试它。 现在看到64度,仍然很好,基本上这种设计是非常稳定的,所有这些以后的讨论是甲科学陷阱。  

嗨、麦克风音、

数据表的第7.3.4节中提到了25pF。 当您打开 Spice 模型时、您将看到以下内容：

* E.差分输入阻抗(ZID)
* f 共模输入阻抗(zic)

在该模型的稍后部分、您将找到：

C_C_COM0 ESDP MID 3P
C_C_COM1中间 ESDN 3P
C_DIFF ESDN ESDP 25P

凯

Kai、出于 CMRR 原因、我一直在研究相对较新的斩波放大器(ADA4522)、并注意到输入 C 看起来像我在低输入噪声 CMOS 器件中所期望的那样。 在0至3.5V 输入 CM 范围内130dB 最小 CMRR 映射到0.2uV Vos 漂移(我认为这也许实际上是 CM 到输入 Vos 项的增益项)。