[参考译文] BUF802：BUF802正在打开/关闭

您好 Alan Victor 博士：

感谢您连接 BUF802缓冲器和您建议的用例。  我正在与范围更广的高速放大器团队一起探讨各种可能性。  一旦我们知道此应用程序是否有前进路径、我们将提供该更新。

此致！

亚历克

谢谢 Alec。 我使用了您的 Spice 模型。  我注意到、如果使用 CLL 引脚并从-6伏切换到0伏、则输出端口也将提供输入的正确副本、不会根据需要进行信号传输。 输入信号到输出的这种开关的瞬态响应表现正常。 当然、这是模型、可能不是提供放大器开关控制的合适方法。  

CLL 引脚似乎提供了无瞬态启用功能。 我需要验证  

与基准测试和测量相关的系数。 继电器将不工作。  

不够快！ 谢谢！  

ALEC 是 TI 设计团队面临的一个问题、它是 BUF802的 NL 模型、用于更正 CLL 引脚的运行。  

将 CLL 引脚从-6V 转换为0V 会强制输出跟随输入信号、无论是否精确、  

显著的瞬态响应。  当 CLL 变为高电平时、输出可以在最小直流失调电压~ 0V 范围内进行一定程度的调节。  

我可以转发仿真的屏幕快照。  

以下是使用 CLL 引脚功能的 SIM 的屏幕截图。  

您好 Alan Victor 博士：

感谢您提供更多信息；我将与设计团队合作、讨论您的调查结果。

此致！

亚历克

另外、该模型具有 IN_BIAS 端口、但没有 R_BIAS 端口。 模型是否不完整或是否需要修改？  

您好 Alan Victor 博士：

我仍在等待与我的团队成员进行讨论。  我将确保解决 R_bias 的建模是否是模型运行的一个组成部分。

此致！

亚历克

谢谢 Alec。  

我做了一些工作、并查看了模型列表和数据表、我想我  

我能够更好地处理模型/数据表项目。 在 BUF 模式下、需要  

不需要10Meg IN_BIAS。 FET 输入可能有直流耦合、也可能没有直流耦合、因此看起来

17.8k 的 R_bias 值也许是此模型的内部值。 综上所述、CLL 看起来  

线路可用作输出的信号选通控制、至少在该模型允许的情况下是如此。 工作台  

测量结果可能不是这样的。 再次感谢 Alan

您好 Alan Victor 博士：

我也检查了该模型；我认为 BUF802的功能是内部功能、而不是 SPICE 模型中的"引脚输出"。  我正在内部对此进行跟进、以更好地了解为什么一些 HSAMP 模型会披露已建模或未建模的所有函数、而其他模型除了明确建模的参数外、还提供了一些假设。

一旦我从拥有/指定 BUF802操作的团队成员那里获得额外信息、我将报告该案例。

此致！

亚历克

谢谢 Alec。  

您好 Alan Victor 博士：

我将在今天下午和星期一离开办公室。  我将在星期二回来参加节目。  我的同事将确保在这段时间内解决您的回答。

此致！

亚历克

谢谢你。  

您好 Alan Victor 博士：

我已经从旅行回来了,我正在等待解答你的问题。

此致！

亚历克

您好 Dr Alan ,您是对的10M @ IN_Bias 在 BUF 模式中不需要如引脚输出表中所述。

BUF802主输入可以是直流耦合或交流耦合,它支持两者。

17.8k Ω 是建议用于偏置第一级 JFET 的值、其中它提供足够的带宽以支持数据表中所述的交流规格。

你好,阿兰博士,

这是 Shreenidhi 这里,产品定义 BUF802和道歉的延迟从我们的结束在我们的回复.

是的、您可以使用 CLL 和 CLH 来确保当信号不需要出现在输出端时输出驱动为零。

如数据表中所示、CLL 和 CLH 都能够分别驱动至0V 至 VEE / VCC 之间的任何值。

但请注意、这些相同的钳位引脚也会通过 ESD 二极管钳制输入。

这些二极管的额定电压为100mA、我希望确保流经输入二极管的电流不会超过100mA。

因此、基本而言、您需要具有足够的输入阻抗、以便将通过输入阻抗的电流限制为100mA。

 8.3.1输入和输出过压钳位电路中还显示了交流钳位响应

请随时向我发送电子邮件( shree@ti.com) /在该主题中提出有关 BUF802的任何问题。

感谢您发送编修。 后续步骤将涉及基准测试。 应该没有问题

限制电流流过 ESD 二极管的重要性。 此致、Alan