工具与软件：
大家好：
我们的项目 AM2432外部扩展 RAM 为 LPDDR4模型：IS43LQ32256B-062BLI 和 ISSI、我们发现、在 DDR"电源斜坡和初始化序列"与 LPDD4手册不一致的情况下、Reset-n 将 DDR 的 CKE 信号拉高后、DDR 的 CKE 信号有一个短暂的高脉冲信号(10us)、请帮助确认该信号的原因以及其是否合理。
注意：
图1 LPDDR4电源斜升和初始化序列
图2功率斜升和初始化序列示波器的实际测试波形
图1 LPDDR4电源斜升和初始化序列（来自数据表）
图2 LPDDR4电源斜升和初始化序列(WE 测试范围)
大家好、JJJD：
感谢您的 TEPLY,我们已经展开了上面的波形,所以测量是不准确的。 请参阅下图 tINIT3=1.686ms＜2ms、但 LDRR4手册要求 tINIT>2ms。如果没有这个10us 脉冲、我相信 tINIT3符合 LPDDR4数据表的要求、并且我在数据表 LPDDR4上电时序中没有看到此脉冲。我还就这个问题咨询了 LPDDR4制造商、他们告诉我、他们由 SOC 控制。 他们建议我们咨询原始 TI 工厂。
大家好、JJJD：
plaese See this case ,关于 LPDDR 写序列,这就是我给你的帖子,并有我们的 DDR 配置,你可以从那里下载:
https://e2e.ti.com/support/microcontrollers/arm-based-microcontrollers-group/arm-based-microcontrollers/f/arm-based-microcontrollers- forum/1431360/am2432-LPDDR4-TIMING-ERROR/5609000#5609000 soc
我进入该实验、我们的 EVM 显示了正确的2ms 延迟
我不知道为什么会看到更少的情况。 可以发送原理图和探测点吗？ 复位信号似乎被拉至高电平、而不是被驱动为高电平。
此致、
James
大家好、JJJD：
感谢您的回复、您的测试波形、看起来只是符合2ms、但您是否扩展了波形来测量复位和 CKE 上升沿之间的时间或2ms？ 我的 lpdd4 原理图 (如下图所示)和 测试点是在 LPPD4的这一侧进行挖的通孔。
图1 lpdd4 原理图
我想我的测试波形与您的测试波形相同、只是我的时间不符合2ms (我仍然测试了其他电路板、发现大多数模块 tINIT3接近2ms、大约为1.96ms)、因此我的 CKE 被驱动为高电平、而不是拉为高电平。我声称 SOC 为什么触发此脉冲、因为 LPDDR4时序没有此脉冲、目前我们的测试部门认为这一次不符合规格、如果问题通过、那么 TI 无法解决、 需要解释此问题是否会造成任何影响。
RESET 信号上的下拉应为10K (不是2.2K)、需要移除电容器。 电容器很可能就是问题所在、因为这会减慢信号的上升时间。 这可能是您测得的值略小于2ms 的原因。
我放大后在板上进行了测量、所需的时间至少为2ms。
在命令总线培训期间、您发布的初始化图并未考虑 CKE 为低电平时的时间。 请参阅规范的此部分：
2ms TINIT3之后、控制器将发出训练命令并将 CKE 驱动为低电平、如 CBT 所述。
此致、
James
