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[参考译文] LP-MSPM0G3507:HFCLK -作为 ADC 时钟源的外部振荡器在 CCS 中显示错误的采样频率

Guru**** 2399305 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/arm-based-microcontrollers-group/arm-based-microcontrollers/f/arm-based-microcontrollers-forum/1484900/lp-mspm0g3507-hfclk---external-osciallator-as-adc-clock-source-shows-wrong-sampling-frequency-in-ccs-theia

器件型号:LP-MSPM0G3507

工具/软件:

您好、
我将 Launchpad 上的可用外部校准器配置为 ADC 时钟源(HFCLK - 40MHz)。 它仅为 ADC 提供时钟源、MCLK 的源为 SYSOSC。 当将 ADC 的时钟源从 ULPCLK 更改为 HFCLK 时、计算出的采样率在 CSS Theia 中下降。 我假设是由于不使用 ULPCLK 时会有额外的2-3个 SYNC 时钟周期。

我进行了测试测量、并注意到实际采样率不是 CSS Theia 给出的、但与使用 ULPCLK 时给出的值有更高的匹配度。

我相信、一般来说使用外部坐标器、因为与采用 SYSOSC 的 ULPCLK 相比、时基要精确得多。

有什么想法吗?

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    您好、

    您似乎已成功使用 HFCLK 作为 ADC 时钟源。 那么、有什么问题吗?

    此致、

    现金好

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    是的、存在问题。

    我进行了测试测量、并注意到实际采样率与 CSS Theia 给出的采样率不同、但与使用 ULPCLK 时给出的值相比、实际采样率更高。
    [/报价]
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    您好、

    好的、通过 HFCLK 和 ULPCLK 从 CCS Theia 获得的采样率值是多少?

    此致、

    现金好

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    我有10位顺序4个通道、采样时间为125ns、转换为2次、用于硬件均值计算。 在40MHz ULPCLK CCS Theia 下、采样时间为416khz.100ns、采样时间为454khz。

    更改为 HFCLK (40MHz)和100ns 采样时间 CCS Theia 显示400kHz、但将数据与并行示波器读数对齐、我可以看到其值为454khz。

    这意味着不需要2-3个时钟同步周期、但文档指出 ULPCLK 的情况只是如此。

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    您好、

    您能否告诉我哪个文档显示它需要2-3个周期进行时钟同步?

    此致、

    现金好

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    MSPM0G 技术参考手册

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    您好、

    明白。 我将 对其进行一些测试、并检查是否也可以通过 HFCLK 绕过该延迟。

    此致、

    现金好

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    您好、
    是否有任何更新? 谢谢!

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    您好、

    我得到的结论与您的结论相同、ADC 采样和转换时间在 ULPCLK 和 HFCLK 源时没有区别。 因此、这意味着 HFCLK 源也可以绕过同步延迟。  

    我需要咨询设计团队、了解我们接下来可以做什么。  

    此致、

    现金好

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    您好、
    无更新?

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    您好、

    很抱歉晚回复。 我上星期去上班。 设计团队将需要一些时间进行确认。 确认后、 可以修改 TRM。  

    此致、

    现金好

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    您好:
    好的