工具/软件:
尊敬的 TI 团队
我有一个问题与 SCI garbling。
1、 时钟设置如下, 无杂乱码
2. 按如下所示重新设置时钟时,串行端口会生成乱码。
3. 乱码的屏幕截图如下
上述问题的原因是什么?
如何与 HCLK 有关?
请帮助分析问题,非常感谢,期待您的答复!
This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
工具/软件:
尊敬的 TI 团队
我有一个问题与 SCI garbling。
1、 时钟设置如下, 无杂乱码
2. 按如下所示重新设置时钟时,串行端口会生成乱码。
3. 乱码的屏幕截图如下
上述问题的原因是什么?
如何与 HCLK 有关?
请帮助分析问题,非常感谢,期待您的答复!
此外、请让运行时寄存器中的 MCU 修改 GCLK 的时钟频率将导致其他时钟域频率跟随更改、例如 VCLK1更改将导致 SCI 和 SPI 接口出现此类问题、请询问如何避免这种情况!
当 HAL 代码生成器软件修改 CPU 的主频率时、接口的分频器值会在其他时钟域发生变化时自行变化。
我是否需要自行更改每个接口的交叉值、以便在 MCU 运行时通过函数更改 CPU 主频率?