[参考译文] AM2432：查看我的时序分析

您 不包括与 SOC 在时钟下降沿更改数据相关的额外半周期延迟。 请参阅标题为"MMC0–旧 SDR–发送模式"的图、其中显示了延迟相对于 CLK 的下降沿。

我们 在数据表中定义了预期的 PCB 布线延迟。 请参阅"MMC0时序条件"表。

此致、
Paul

您在公式1中用于输出延迟最大值的2.9ns 值应为[2.9ns + 20ns]= 22.9ns、而 您在公式2中用于输出延迟最小值的-2.3ns 值应为[(-2.3ns)+ 20ns]= 17.7ns。 SoC 在 CLK 下降沿改变 DAT 和 CMD 信号。 SOC 数据表值是相对于 CLK 下降沿定义的、如开关特性时序图所示。 eMMC 器件设置/保持要求是相对于 CLK 的上升沿的。 您的原始公式假设 SOC 在 CLK 上升沿改变了 DAT 和 CMD 信号、但这些信号在使用40ns CLK 周期时实际会在20ns 后发生变化。 因此、您需要在公式中有效地增加20ns 的最小和最大延迟 、以解决额外的1/2时钟周期延迟。

此致、
Paul

我忘记提一下公式2是不正确的。 在 CLK 上升沿之后、SOC 最早改变 DAT/CMD 的时间为[(-2.3)+ 20ns]= 17.7ns。 eMMC 器件要求 DAT/CMD 信号在 CLK 上升沿后保持有效至少3ns。 保持时间裕度计算公式为(17.7ns - 3ns)= 14.7ns。 因此、SOC 提供了比 eMMC 器件保持 时间要求额外14.7ns 的裕度。  

  在 CLK 上升沿之后、SOC 最近变化 DAT/CMD 为[(2.9)+ 20ns]= 22.9ns。  eMMC 器件要求 DAT/CMD 在 CLK 上升沿之前至少3ns 有效。 当 CLK 周期为40ns 时、建立时间裕度计算为(40ns - 22.9ns - 3ns)= 14.1ns。 因此、SoC 提供的  裕度比 eMMC 器件建立时间要求高14.1ns。

上述计算假设  DAT/CMD PCB 布线延迟约等于 CLK PCB 布线延迟。   当 CLK PCB 布线延迟 大于 DAT/CMD PCB 布线延迟时、设置裕度会增加、保持裕度会减小。    当  CLK PCB 布线延迟 小于 DAT/CMD PCB 布线延迟时、设置裕度会减小、保持裕度会增大。

此致、
Paul